[发明专利]用于SONET的带内FEC编码器

说明书

技术领域

本发明涉及光通信系统，尤其涉及在这些网络中的前向纠错(FEC)功能。

背景技术

由于SONET和SDH的数据率达到了2.5Gbps或更高，因此它们需要通过长光缆传输。这使得不仅检测传输中的误差，而且纠正这些误差以便防止要求保护倒换的频繁误差条件越来越重要。

在1998年，包括本发明的申请人在内的ANSI T1X1.5技术小组启动了一项开发一种带内前向纠错(FEC)算法的标准用于SONET传输设备的工作。(在本申请的下文中称这个标准为“标准”)。这个草案描述了在现有的SONET总开销内传输FEC校验位和状态/控制位的带内FEC标准。

SONET标准的范围包括OC-48和OC-192。对于一个STS-48分组，这个标准能提供每行每位片多达3个纠错。对于一个STS-48帧，能提供3×9行×8位＝216位纠错。整形(conforming)电路也应能检测无法纠正的误差条件(即，当每行每位片超过3个误差时)。从概念上讲，FEC层下降到低于线路层(line layer)，而且为线路层提供“纠正服务”。详情参见这个申请中包含的标准。

目前存在适用于SONET和SDH的预期的带内FEC电路和方法，它能满足所提出的这些标准的要求，而且在电路区域和编解码时间上能提供最佳性能。这个电路和方法应能工作于OC-48和OC-192数据率，禁止使用OC-12数据，还应满足这些标准的等待时间要求，而且最好应用于高数据率。

发明内容

本发明实现了作为带内FEC编码器电路的技术优势，该编码器电路包括多个位FEC编码器。通过编码电路的总时延被标称。该编码器电路包括一个控制块，一个校验位生成器块，一个控制器状态机块，一个FSI位插入块，两个不同的插入校验位的功能块，以及一个选择功能块。这些功能块满足SONET标准T1X1.5/99-218R3以及SDH标准ITU-T.G.707/Y.1322。并且可以利用OC-48以及OC-192数据工作。在一个实施例中，通过该编码系统的总时延仅为14ms。

附图说明

图1A为10Gbit/s SONET ADM(加/减MUX)的总体方框图，其中描述了本发明的FEC的存在；

图1B描述了FEC的生成；

图1C描述了FEC的终止；

图1D为根据本发明用于SONET的前向纠错(FEC)系统的总体方框图；

图2为FEC编码器的顶层方框图；

图3为FEC位片编码器的方框图；

图4为FEC编码器的方框图；

图5为FEC解码器的顶层方框图；

图6为位解码器的方框图；

图7为FEC位片解码器的方框图；

图8为校验位生成器电路的方框图；

图9为图8的校验位生成器的信号时序图；

图10A为校正子1计算电路的方框图；

图10B为校正子3计算电路的方框图；

图10C为校正子5计算电路的方框图；

图11示意了校正子G5(α⁵)计算电路的计算过程；

图12为校正子G3(α³)的计算过程；

图13示意了G3(x)校正子计算的计算过程；

图14为sigma3计算电路的方框图；

图15为sigma2计算电路的另一方框图；

图16A为Chien搜索顶层纠错电路的方框图；

图16B为CHIEN_SEARCH_1部件的方框图；

图16C为CHIEN_SEARCH_CB部件的方框图；

图18描述了平方电路的公式；

图17描述了图18的平方电路的计算过程；

图19描述了乘法器电路的计算过程；

图20描述了为G1(x)实现4位并行LFSR的电路；

图21描述了为G3(x)实现4位并行LFSR的电路；

图22描述了为G5(x)实现4位并行LFSR的电路；

图23描述了为G(x)实现4位并行LFSR的电路；

图24描述了图23电路的计算过程；

图25描述了加4的伽罗瓦域向量生成器电路的计算过程；以及

图26描述了用于FEC解码的反向GF(2¹³)串行向量生成器。

具体实现方式