[发明专利]高速数据缓冲器

说明书

本发明涉及一种高速数据缓冲器，可运用于操作时钟脉冲上升边缘或下降边缘的单倍速数据缓冲器以及同时使用时钟脉冲上升与下降边缘的双倍速缓冲器中，能有效运用于高速数据通信系统之中。

在计算机系统处理数据的速度要求愈快而操作频率愈高的今天，高速传输电路的设计者在处理电路时常会遇到的问题，即为处理时序(timing)不够用时所产生的时序问题，所以对于一高频数据传输系统而言，电路的时钟脉冲上升及下降的时序控制显得非常重要。

另一方面，由于近来日本家电大厂积极推广IEEE 1394在未来数字信息家电的应用，使得IEEE 1394已经俨然成为数字家电未来沟通接口的标准。并且目前在日本、欧洲及美国等地，IEEE 1394已经被普遍地运用在新一代的数字摄影机，如DV、D8机器上，也进一步使国内对IEEE 1394的通信相关产品蓬勃发展。

所以，高速传输数据配合IEEE 1394串行总线(series bus)的运用为业界争相投入的技术领域，现举IEEE 1394 Series bus的实体层(PHYLayer)的接收端(Receiving end)，为公知实施例而作一说明：当操作在400Mbit/s时，是以200MHz时钟(clock)及数据(data)经译码(decode)后送出(乃因是双倍率数据传输速率(double data rate)的关系)。但在接收端收到数据(data)及时钟(clock)时，因为数据及时钟通过电缆线(cable)及其它电路所产生的跳动(jitter)及偏移(skew)之缘故，在最差状况(worse case)时，一个时钟周期(clockcycle)可短至3ns的时间，而一个时钟脉冲(clock pulse)竟可短至只有0.6ns而已。而以0.35μm制而言一个flip-flop的时钟一输出延迟(clock to output)即需约0.6ns～1ns左右，如此，对接收端会遭遇到相当大的时序(timing)上的困难，因为时序(timing)上的不足，造成数据填入缓冲器时发生错误。原因详述如下：

相关的公知技术烦请参阅图1，图1为公知技术中的一般缓冲(buffer)电路图，乃是以2×2的双倍速数据缓冲电路(double data rate buffer)为例，其中缓冲电路的连接方式为组合成一环状计数器(ring counter)，并且为下降缘触发(falling edge trigger)的触动方式。图1中包括有一第一D型正反器2而其负端输出再反馈回D端输入，形成一时钟输出电路。另有第二、第三D型正反器4、6，为连接成环状计数器的形态，且同样为下降缘触发的计数形式。其中第二D型正反器的输出为第一标记信号(flag1)，而第三D型正反器的输出为第二标记信号(flag2)。该第三D型正反器的正输出端则连接回到该第二D型正反器的D输入端而形成一环状计数器(ring counter)。

图2所示为取样电路，其中图2A为产生第一取样时钟信号CLK1而配合取样数据的电路，并且为上升缘转态取样，该第一取样时钟信号CLK1则是经过第一与门(AND Gate)12将时钟信号(clock)与第一标记信号(flag1)作与门的运算而产生。而图2B的电路则相同于图2A的所示为上升缘转态，主要给出第二取样时钟信号CLK2由时钟信号(clock)与第二标记信号(flag2)经过第二与门14运算后而输出，在上升缘转态时可以取样数据。另一方面，图3A以及图3B所示的电路相同于图2A及图2B所示，差别在于图3A、图3B为描述下降缘转态以取样数据，其余的相关电路组件与连接方式皆相同。此外，该图2与图3中，也可以进一步看出不论上升缘触发与下降缘触发的数据取样方式，为使用同一组电路，此点将与我们所提出的电路不同。

烦请参阅图4，图4为图2、图3公知技术的电路操作时序图，可以印证CLK1信号为flag1与clock信号取与门的运算而得，同理可得CLK2信号。图4中标示为a段落的一定范围的低电位(low)时钟信号内作数据转换，则限定为半个周期(cycle)。由于在低电位(low)的一个范围下转态，所以CLK1以及CLK2的取样数据并不受影响。