[发明专利]高速多路先进先出存储器结构

权利要求书

1、一种高速多路先进先出存储器结构，其特征在于包括：

至少两存储单元阵列，各存储单元阵列被排列成m列与2n行，而该列存储单元中每一列存储单元具有一组对应的字线及一置中设置于该列中的区域解码单元，使各存储单元阵列中形成一区域解码器；

一整体解码电路，位于该至少两存储单元阵列的中间，并连接至各存储单元阵列的区域解码器，而该整体解码电路与区域解码器用以对外来的位址组进行解码，以决定对应该位址组的列存储单元的字线的开启驱动；

一写入控制电路，位于该整体解码电路的上方且连接至该整体解码电路，用以接收外来的位址组，并产生写入存储单元所需的写入控制信号，连同该位址组传送至该整体解码电路；

一读出控制电路，位于该整体解码电路的下方且连接至该整体解码电路，用以接收外来的位址组，并产生读出存储单元所需的读出控制信号，连同该位址组传送至该整体解码电路；

两数据输入缓冲器，连接至该至少两存储单元阵列，用以暂存与放大待输入存储单元阵列中对应存储单元的数据；

一写入时钟缓冲器，位于该写入控制电路的上方，并连接至数据输入缓冲器，用以控制暂存于该两数据输入缓冲器内的资料同步输入至存储单元阵列中对应存储单元中；

两多工电路，各多工电路以位线连接该对应存储单元阵列的2n行存储单元，并用以接收该2n行中的存储单元所输出的数据且选择性输出；

两输出电路，分别连接该对应的多工电路，用以暂存与放大由该多工电路输出的数据；及

一读出时钟缓冲器，连接该两输出电路，用以使该两输出电路内的数据同步输出至外部装置；

因此，当写入位址组输入该写入控制电路及该数据输入至数据输入缓冲器时，该写入控制电路产生该写入控制信号，与该整体解码电路及该区域解码器对该写入位址组进行解码，以驱动对应该位址组的存储单元列开启并位于写入状态后，该写入时钟缓冲器控制于数据输入缓冲器内数据同步输入至存储单元中；相反地，当读出位址组输入该读出控制电路时，该读出控制电路产生该读出控制信号，及该整体解码电路对该读出位址组进行解码，以驱动对应该位址组的存储单元列开启并位于读出状态，储存于存储单元内的数据传输至该多工电路，经该多工电路根据该读出位址组选择性输出数据至该对应输出电路暂存，并由该读出时钟缓冲器控制暂存于输出电路内的数据同步输出。

2、如权利要求1所述的高速多路先进先出存储器结构，其特征在于：

还包括两个分别对应该至少两存储单元阵列设置且放大信号用的传感放大电路，而这两个传感放大电路分别位于该对应的存储单元阵列与多工电路之间且连接两者，致使存储单元阵列输出的数据先经传感放大电路放大后再至对应的该多工电路。

3、如权利要求1所述的高速多路先进先出存储器结构，其特征在于：

各区域解码器包括一位于该存储单元阵列中的主体部分与一位于该存储单元阵列外的外围部分，其中该外围部分连接该主体部分与该写入控制电路。

4、如权利要求3所述的高速多路先进先出存储器结构，其特征在于：

各区域解码器包括多个逻辑参数，而各外围部分至少包括各区域解码器的其中一逻辑参数。

5、如权利要求3或4所述的高速多路先进先出存储器结构，其特征在于：

各外围部分为一反相器。

6.如权利要求1所述的高速多路先进先出存储器结构，其特征在于：

该整体解码电路是由一写入整体解码部分及一读出整体解码部分所形成。

7.如权利要求1所述的高速多路先进先出存储器结构，其特征在于：

还包括位于该整体解码电路与该读出控制电路之间一预解码电路，用以接收由该读出控制电路输出的位址组，并进行先行解码，再传送至该整体解码电路。