[发明专利]硅双极晶体管的制造方法

说明书

发明领域

本发明涉及到硅双极晶体管，特别是用于移动通信的低压高频晶体管，确切地说是涉及到这种晶体管的制造方法。

技术背景

问题所在

双极集成电路在现代通信系统中起着主要的作用。这种电路大部分用于模拟功能，例如开关电流和电压以及高频无线电功能(混频器、放大器、检波器等)。

为了获得晶体管的良好高频性能，基极必须做得很窄。从而出现物理和实际观点方面的一些问题。必须小心地调整基极的掺杂以便得到合理的β值，发射极-基极结中的掺杂不要太高(否则将出现低的BV_ebo)，掺杂要足以承受施加在基极上的电压而不发生“穿通”击穿，预警电压要高，基极电阻要低，等等。

高频高性能双极晶体管的一个重要特点是发射极-基极区域。多晶硅发射极改善了电流增益并缩短了发射极电荷存储时间，而窄的基极缩短了基极渡越时间从而改善了器件的高频性能。通常用硼的离子注入来制作基极。薄的基极掺杂的最佳形状是方盒形，但离子注入通常得到平滑的几乎半V形的形状。这一问题的一个解决办法是外延沉积一个原位掺杂的基极层，从而得到方盒形分布结构。此方法的进一步延伸是外延生长的SiGe晶体管，其中10-30％的Ge被加入到基极中以产生异质结器件，这可以改善器件的高频性能和电流增益。

为了得到例如很适合于通信应用的晶体管，不仅需要低的渡越时间(高的f_T)，而且要求高的最高振荡频率(f_max)。为此，晶体管还必须具有低的收集极-基极电容和低的基极电阻。基极电阻由本征和非本征基极电阻以及接触电阻组成。

双极高频晶体管通常利用论文T.H.Ning，et al.，“Self-aligned NPN bipolar transistors”，IEDM Tech.Dig.，pp.823-824，1980中所述的自对准基极-发射极结构，其中的晶体管单元能够被做得比其它技术更小。而且，当非本征基极接触到靠近发射极的本征基极时，得到了降低了的基极-收集极电容和降低了的基极电阻。这一概念的一些变种是众所周知的。

在Blouse等人的专利US 5266504中，描述了一种制造自对准双极晶体管的方法，其中的基极被外延生长，非本征基极的多晶硅层被沉积但本征基极上的被清除(未给出如何得到蚀刻选择性的细节)，并借助于沉积非晶硅层随之以图形化和蚀刻而形成发射极。用固相外延(SPE)方法使非晶硅重结晶，从而得到陡峭的控制良好的发射极-基极结。用延长加热(4-8小时)的方法来进行重结晶。

在Johnson和Taylor的专利US 5593905中，描述了一种制造自对准双极晶体管的方法，其中在本征和非本征基极之间制作一个由掺杂的氧化物和氮化物的双层组成的连接层，然后被图形化以便仅仅覆盖本征基极区域。然后沉积非本征基极的多晶硅，并用双层作为蚀刻停止层，在多晶硅中开出发射极窗口。然后利用对硅有高度选择性的蚀刻剂，用干法蚀刻方法清除此层，停止于衬底(基极)。这一蚀刻减轻了对有源区的损伤，正如多晶硅直接在硅顶部被蚀刻那样。但此方法比之常规加工，需要额外的掩蔽层。

Norstrm的专利WO 9719465利用非晶硅和硅衬底的不同特性，以受控的方式来增加对非本征基极的掺杂，并开出性能比常规加工得到的更好的发射极窗口。

已知解决方法的问题

用薄基极制造自对准双多晶硅双极晶体管时的一个共同问题是如何制作非本征基极区(厚的重掺杂材料)和本征基极区(薄的精密掺杂分布)以及如何将其与发射极的制作集成。

主要问题发生在开发射极窗口时。这通常涉及到硅衬底上多晶层的蚀刻。问题是如何停止蚀刻过程，以便多晶层被完全清除而不继续蚀刻进入衬底。若经由例如在多晶硅沉积和发射极窗口蚀刻之前的外延而制作薄的基极区，则问题被进一步加重。多晶层沿不同的晶体取向和晶粒边界被择优蚀刻，这引起被蚀刻区域中的蚀刻残留物(小柱)、不均匀性(小平面)、以及不平坦的边沿。特别是当蚀刻发射极窗口时，由于蚀刻进入衬底(本征基极)，基极可能被损伤，或本征与非本征基极之间的连接区可能被做得太薄，导致高的基极电阻或甚至使本征基极与非本征基极不连接，故蚀刻性质是一个主要考虑。发射极管道也可能由于蚀刻残留物(小柱)而出现，这会引起发射极漏电流。