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[发明专利]具有噪声消除的分数N锁相环PLL-CN202111458224.3在审
发明人： A·古普塔;S·慕克吉 -专利权人：意法半导体国际有限公司
申请日： 2021-12-02 - 公布日： 2022-06-07 - 主分类号： H03L7/18 文献下载
摘要：本公开的实施例涉及具有噪声消除的分数N锁相环PLL。一种PLL电路，包括：生成反馈信号的分数N分频器；第一相位频率检测器，用于将反馈信号与参考信号进行比较，生成控制电荷泵的第一上/下控制信号，从而生成电荷泵输出电流。一种噪声消除电路，包括同步电路，同步电路从PLL电路输出和反馈信号生成第一和第二同步反馈信号，其中，第一和第二同步反馈信号偏移PLL电路输出的整数个周期。第二相位频率检测器电路将第一和第二同步反馈时钟信号进行比较，以生成第二上/下控制信号，第二上/下控制信号的脉冲宽度相差整数个PLL周期。
具有噪声消除分数锁相环 pll

[发明专利]一种FPGA内部DCM、PLL的内建自测方法-CN201810895725.X有效
发明人：项宗杰;徐导进 -专利权人：上海精密计量测试研究所;上海航天信息研究所
申请日： 2018-08-08 - 公布日： 2021-03-09 - 主分类号： G05B19/042 文献下载
摘要：本发明提供FPGA内部DCM、PLL的内建自测方法，包括：利用DCM或PLL包含多个在相位上为同步的输出时钟信号为前提，分别用第一计数器counter1和第二计数器counter2对第一输出时钟信号CLK_OUT1对第一计数器counter1和第二计数器counter2进行比较，在较慢(即频率较低)的输出时钟信号的上升沿，较快计数器的数值为较慢计数器的数值的n倍，n为快时钟与慢时钟的频率之商，若不是，则DCM或PLL本发明实现了FPGA内建自测，且对于可在线改变DCM或PLL输出时钟频率的FPGA，能够在以预设的步进自动对DCM、PLL输出频率的范围进行扫描，仅需一个FPGA配置文件(或烧写文件)即可实现。
一种 fpga 内部 dcm pll 自测方法

[发明专利]基站时钟同步系统和方法-CN201210337717.6有效
发明人：马强;韩志聪;徐黎;肖鲜贵 -专利权人：大唐移动通信设备有限公司
申请日： 2012-09-12 - 公布日： 2013-01-09 - 主分类号： H04W56/00 文献下载
摘要：本申请提供了一种基站时钟同步系统和基站时钟同步方法，其中，基站时钟同步系统中，一个基站主控板上的GPS接收机与GPS天馈相连；与GPS天馈相连的GPS接收机与本主控板上的PLL和其它主控板上的PLL相连；主控板之间通过裁决线相连；与GPS天馈相连的GPS接收机用于向本主控板上的PLL和其它主控板上的PLL发送时钟信号，经各主控板上的PLL和OCXO处理后形成各基站相应的时钟基准信号；裁决线用于向每个基站提供其它基站使用各自时钟基准信号的状态
基站时钟同步系统方法

[发明专利]一种风电机组参与区域电网快速调频的系统和方法-CN202010355070.4有效
发明人：何廷一;李胜男;吴水军;何鑫;彭俊臻 -专利权人：云南电网有限责任公司电力科学研究院
申请日： 2020-04-29 - 公布日： 2023-09-01 - 主分类号： H02J3/24 文献下载
摘要：本申请提供的风电机组参与区域电网快速调频的系统和方法，该系统包括母线、主回路、旁路、智能电表、阻抗分压电路组和变频器PLL，其中，母线与风电机组配电变压器连接，所述变频器PLL和智能电表的输出端均与所述风机主控PLC连接，通过智能电表和变频器PLL对风电机组配电变压器主回路和旁路上电网频率变化进行监测，当智能电表监测的频率变化率超过死区、变频器PLL计算的频率变化率未超过死区并且变化率大于0，参与快速调频的风电机组按照预设的变化率调频进行单机快速调频响应；如果电网频率持续波动，当智能电表监测到的频率变化量和变频器PLL计算的频率变化量都超过死区时，参与快速调频的风电机组按照预设的变化量调频进行单机快速调频响应。
一种机组参与区域电网快速调频系统方法

[发明专利]半导体集成电路-CN200910225087.1无效
发明人：川本高司 -专利权人：株式会社瑞萨科技
申请日： 2009-11-26 - 公布日： 2010-06-23 - 主分类号： H03L7/099 文献下载
摘要：本发明提供一种PLL，半导体集成电路的制造工艺存在偏差，该PLL也具有所期望的频率特性。具备PLL和控制单元(9)，PLL包括相位频率比较器(1)、环路滤波器(3)、压控振荡器(VCO)(8)、分频器(6)，VCO(8)包括电压电流转换器(VIC)和环形振荡器。控制单元(9)将PLL切换为开环的校准工作期间和闭环的通常工作期间。在通常工作期间，对VCO供给预定的控制电压Vc，VCO的频率被取为预定的频率。
半导体集成电路

[发明专利]可程控的纳米级别集成电路内置自检控制器-CN201210572608.2无效
发明人：黄宇 -专利权人：天津联芯科技有限公司
申请日： 2012-12-20 - 公布日： 2013-04-10 - 主分类号： G01R31/28 文献下载
摘要：本发明涉及一种可程控的纳米级别集成电路内置自检控制器，其技术特点是：包括核心功能控制单元、PLL控制器和多个多路复用器，所述的核心功能控制单元输出的控制信号与PLL控制器的输入端相连接，该PLL控制器的输出信号及外部时钟信号连接到多个多路复用器的输入端上，每个多路复用器的输出端连接到PLL交换电路上，该PLL交换电路输出多个时钟域与核心待测电路相连接，核心功能控制单元的测试控制端与核心待测电路相连接实现对其进行测试控制功能。
程控纳米级别集成电路内置自检控制器

[发明专利]通信用半导体集成电路-CN200610068336.7无效
发明人：佐竹邦斗;大泽弘孝;生田功;山本觉 -专利权人：株式会社瑞萨科技
申请日： 2006-03-29 - 公布日： 2006-10-04 - 主分类号： H03L7/10 文献下载
摘要：本发明提供一种射频IC，包括PLL电路，该PLL电路包含振荡器以生成将与接收信号和发射信号合成的预定频率的本振信号，并防止由于温度变化导致VCO振荡频率波动时PLL环路被轻易地解锁。在包括能够切换振荡频带的VCO、可变分频器、相位比较电路和环路滤波器的PLL环路内，提供：切换开关，它能够在断开环路滤波器与VCO的连接的开路状态下将多个预定固定电压之一替换环路滤波器的电压施加到VCO在通过二进制搜索方法找到切换VCO频带时的最佳频带，和通过二进制方法找到切换将要施加给VCO的固定电压时的最佳施加电压之后，锁定该PLL环路。
通信半导体集成电路

[发明专利]PLL用于改善溶液中分子的稳定性的用途-CN201580076201.2在审
发明人：米歇尔·热弗尔 -专利权人：海德罗菲尔公司
申请日： 2015-12-17 - 公布日： 2018-01-02 - 主分类号： A61K47/54 文献下载
摘要：本发明涉及一种分子复合物，包含‑至少一种聚赖氨酸缀合物(PLL)，包含‑主PLL直链，和‑至少一种分子F，其平均分子量为50道尔顿至1000道尔顿，且共价键合到所述主链，和‑至少一种在溶液中不稳定的分子本发明还涉及包含这种复合物的组合物、获得方法及其用途，以及一种或多种基于PLL的缀合物用于改善在与在溶液中不稳定的分子的使用相容的时间段内所述分子的亲水性、有效性和活性的用途。本发明还涉及用于鉴定基于PLL的缀合物或多种基于PLL的缀合物的组合的方法，所述缀合物允许提高在溶液中不稳定的分子的亲水性、有效性和活性，以及用于实施所述方法的试剂盒。
pll 用于改善溶液分子稳定性用途

[发明专利]一种并网逆变器暂态稳定性优化控制系统及方法-CN202211149452.7在审
发明人：许津铭;史逸文;舒佳;谢少军 -专利权人：南京航空航天大学
申请日： 2022-09-21 - 公布日： 2022-12-23 - 主分类号： H02J3/00 文献下载
摘要：本发明公开了一种并网逆变器暂态稳定性优化控制系统及方法，将Δωpll和upccd作为失稳预测模块的输入量，先通过检测Δωpll是否发生明显变化来判断电网电压是否跌落，若是则检测并网点电压的d轴分量upccd，并基于该值判断电网电压是否为深度跌落，若是深度跌落，则NLV1置1；若不是深度跌落，则继续检测Δωpll并观察其在t1时间内的增减性，若持续增加，则WEN若WEN＝1，则继续检测的Δωpll积分项θpll在t2时间内的增减性，若持续增加本发明通过监测Δωpll与upccd来判断电网电压是否跌落及跌落程度，并根据信号的变化及时切换系统的运行模式，以实现系统在暂态期间成功过渡到新的运行状态
一种并网逆变器稳定性优化控制系统方法

[发明专利]使用分数N PLL的片上系统时钟相位管理-CN201880060983.4有效
发明人：庄敬承;F·波苏 -专利权人：高通股份有限公司
申请日： 2018-08-30 - 公布日： 2023-08-15 - 主分类号： H03L7/197 文献下载
摘要：一种时钟分布架构被提供，其中来自多个分数N PLL的输出时钟信号具有已知的相位关系，因为每个分数N PLL被配置为响应于参考时钟信号的对应边缘而开始相位累加。
使用分数 pll 系统时钟相位管理

[发明专利]内外参考信号自适应Ku波段低相位噪声频率源-CN202010226344.X在审
发明人：赵福生;谢远 -专利权人：南京宽超通信技术有限公司
申请日： 2020-03-27 - 公布日： 2020-07-10 - 主分类号： H03L7/085 文献下载
摘要：本发明涉及卫星通信技术领域，尤其涉及内外参考信号自适应Ku波段低相位噪声频率源，其包括MCU、MOSFET管、内部晶振参考源单元、外部参考源单元、RF开关、PLL鉴相器、VCO及倍频放大单元；内部晶振参考源单元及外部参考源单元并联接入RF开关，MOSFET管分别与直流电源、内部晶振参考源单元及MCU连接，MCU分别与上位机、RF开关及PLL鉴相器连接，PLL鉴相器分别与RF开关、MCU、VCO及倍频放大单元连接，VCO与PLL鉴相器及倍频放大单元连接
内外参考信号自适应 ku 波段相位噪声频率

[发明专利]一种防止MCU深度休眠期间UART接收丢数据的方法-CN201911359020.7在审
发明人：吴亮;汪成喜;詹胜林;邓敏;徐栋麟 -专利权人：上海亮牛半导体科技有限公司
申请日： 2019-12-25 - 公布日： 2020-05-26 - 主分类号： G06F11/07 文献下载
摘要：本发明公开了一种防止MCU深度休眠期间UART接收丢数据的方法，包括以下步骤：S1:MCU进入深度休眠模式，PLL关闭、系统主时钟关闭、UART处于aways on电源域，UART的时钟源APB Clock从PLL切换至crystal；S2:UART接收到第一个数据帧后向CPU发起唤醒信号；S3:MCU被唤醒后，打开PLL，并将UART的时钟源APB Clock从crystal切换至PLL，软件系统进入正常运行模式
一种防止 mcu 深度休眠期间 uart 接收数据方法

[发明专利]用于风力涡轮功率系统中的锁相环路的功率角前馈信号-CN201980014728.0在审
发明人： E·V·拉森 -专利权人：通用电气公司
申请日： 2019-02-19 - 公布日： 2020-09-25 - 主分类号： F03D7/02 文献下载
摘要：此外，该方法包括经由锁相环路(PLL)接收估计的功率角信号。另外，该方法包括经由PLL至少部分地基于估计的功率角信号来产生PLL相位角信号。因此，该方法进一步包括经由转换器控制器基于PLL相位角信号来控制功率系统的功率转换组件。
用于风力涡轮功率系统中的环路角前馈信号

[发明专利]低压差线性稳压器电路-CN202111630347.0在审
发明人：苏志刚 -专利权人：京微齐力（北京）科技有限公司
申请日： 2021-12-28 - 公布日： 2022-04-15 - 主分类号： G05F1/56 文献下载
摘要：第一控制模块包括N个第一电流输出电路，根据PLL电路中VCO的工作频率能够控制第一控制模块中导通的第一电流输出电路的数量，从而为PLL电路中的模拟模块提供足够的驱动电流。第二控制模块包括M个第二电流输出电路，根据PLL电路输出的时钟信号的数量，能够控制第二控制模块中导通的第二电流输出电路的数量，从而为PLL电路中数字模块提供足够的驱动电流。
低压线性稳压器电路

[发明专利]往返延迟估计的相位同步-CN202080054442.8在审
发明人： A.多罗森科;C.哈丁;J.P.伯克;J.B.索里亚加;J.金 -专利权人：高通股份有限公司
申请日： 2020-07-08 - 公布日： 2022-03-11 - 主分类号： H03L7/10 文献下载
摘要：分别由发送器(TX)锁相环(PLL)和接收器(RX)锁相环(PLL)生成的发送器(TX)波形和接收器(RX)波形之间的相位变化是例如在往返时间(RTT)估计中使用的处理延迟校准中的误差源。使用利用TX PLL和RX PLL的输出信号生成的相位校正信号，可以减小或消除TX波形和RX波形之间的相位延迟变化。
往返延迟估计相位同步