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[发明专利]用于LED驱动的脉宽调制单元、电路及方法-CN201110092630.2无效
发明人：林昕;林丰成;林乔嵩;王莉;孙丽娟 -专利权人：天利半导体(深圳)有限公司
申请日： 2011-04-13 - 公布日： 2011-11-16 - 主分类号： H05B37/02 文献下载
摘要：本发明公开了一种用于LED驱动的脉宽调制单元、电路及方法，所述单元包括反相器、第一选择器和第二选择器，反相器具有输入端和输出端，第一选择器和第二选择器均包括第一输入端、第二输入端、地址端和输出端，反相器的输出端连接第一选择器的第一输入端，反相器的输入端连接第一选择器的第二输入端，第一选择器的输出端连接第二选择器的地址端，第一选择器的地址端连接第二选择器的第二输入端；第一选择器的第二输入端还同时连接第一外接脉冲，第二选择器的第一输入端连接第二外接脉冲，第二选择器的第二输入端还同时连接外接数据位控制信号。本发明采用更少数的计数器来产生固定脉宽的脉冲信号，同时可以做到脉冲合并，降低功耗。
用于 led 驱动脉宽调制单元电路方法

[发明专利]FPGA芯片内的频率可调的时钟生成单元-CN202011021876.6在审
发明人：陈永;邬刚 -专利权人：杭州加速科技有限公司
申请日： 2020-09-25 - 公布日： 2021-01-01 - 主分类号： H03K5/135 文献下载
摘要：该时钟生成单元包括：输入选择器，其包括时钟使能端、输入选择器输入端和输入选择器输出端；查找表，其包括查找表输入端和查找表输出端；延时链，其包括延时链输入端和n个延时链输出端，每个延时链输出端相对于延时链输入端具有不同的延时；延时选择器，其包括延时选择端、n个延时选择器输入端以及延时选择器输出端，n个延时选择器输入端分别与n个延时链输出端连接。本发明的时钟生成单元利用输入选择器、查找表、延时链和延时选择器，得到稳定的频率可调的时钟信号。
fpga 芯片频率可调时钟生成单元

[发明专利]一种分路实现高速数据累加电路-CN201810115799.7在审
发明人：孙永明 -专利权人：长沙泰科阳微电子有限公司
申请日： 2018-02-06 - 公布日： 2019-08-13 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种分路实现高速数据累加电路，包括din输入信号、clk时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q端以及第二选择器的输入D端连接。
累加器选择器输出高速数据累加电路加法器分路选择器输出选择器输入时钟信号

[实用新型]一种分路实现高速数据累加电路-CN201820203812.X有效
发明人：孙永明 -专利权人：长沙泰科阳微电子有限公司
申请日： 2018-02-06 - 公布日： 2019-06-21 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种分路实现高速数据累加电路，包括din输入信号、clk时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q端以及第二选择器的输入D端连接。
累加器选择器输出高速数据累加电路加法器分路本实用新型选择器输出选择器输入时钟信号

[实用新型]一种多通道神经信号仿真测试仪-CN202123216896.1有效
发明人：马梅方;贡旭彬;倪玉阳;管旭升 -专利权人：睿芯医疗科技（南京）有限公司
申请日： 2021-12-20 - 公布日： 2022-07-05 - 主分类号： G01R31/00 文献下载
摘要：本实用新型提供一种多通道神经信号仿真测试仪，包括：接口组件，包括SMA接口、音频信号接口和多通道脑电极接口，且SMA接口和音频信号接口均电性连接信号衰减器；选择器组件，包括输入源选择器、输入阻抗选择器和参考源选择器，输入源选择器电性连接信号衰减器、输入阻抗选择器和参考源选择器；拨码开关，电性连接输入阻抗选择器、参考源选择器和多通道脑电极接口。
一种通道神经信号仿真测试仪

[发明专利]一种脉冲波产生电路及脉冲波产生方法-CN201910014347.4在审
发明人：孙乔;洪少林;吴忠良 -专利权人：优利德科技(中国)股份有限公司
申请日： 2019-01-08 - 公布日： 2019-04-16 - 主分类号： G06F1/02 文献下载
摘要：本发明涉及一种脉冲波产生电路包括：第一减法器的输出端连接第一选择器的输入端，以及第一选择器、第二选择器和第四选择器的控制端，所述第一选择器的输出端与第二选择器的输出端均连接乘法器的输入端，所述乘法器的输出端分别连接比较器和第三选择器的输入端，比较器的输出端连接所述第三选择器的控制端，所述第三选择器的输出端分别连接所述减法器和第四选择器的输入端，所述第二减法器的输出端连接所述第四选择器的输入端，所述第四选择器输出脉冲波信号。
选择器输入端输出端脉冲波产生电路输出端连接减法器比较器乘法器控制端脉冲波脉冲波信号选择器输出硬件成本抖动闪烁

[实用新型]一种脉冲波产生电路-CN201920024318.1有效
发明人：孙乔;洪少林;吴忠良 -专利权人：优利德科技(中国)股份有限公司
申请日： 2019-01-08 - 公布日： 2019-10-11 - 主分类号： G06F1/02 文献下载
摘要：本实用新型涉及一种脉冲波产生电路包括：第一减法器的输出端连接第一选择器的输入端，以及第一选择器、第二选择器和第四选择器的控制端，所述第一选择器的输出端与第二选择器的输出端均连接乘法器的输入端，所述乘法器的输出端分别连接比较器和第三选择器的输入端，比较器的输出端连接所述第三选择器的控制端，所述第三选择器的输出端分别连接所述减法器和第四选择器的输入端，所述第二减法器的输出端连接所述第四选择器的输入端，所述第四选择器输出脉冲波信号。
选择器输入端输出端脉冲波产生电路输出端连接减法器本实用新型比较器乘法器控制端脉冲波信号选择器输出硬件成本脉冲波抖动闪烁

[发明专利]SM4/AES双模加密电路-CN202010285739.7在审
发明人：黄好城;张苏敏;王祎磊;周鹏飞;刘传杰;涂友刚;兰彤 -专利权人：北京芯讯信安科技有限公司;北京忆芯科技有限公司
申请日： 2020-04-13 - 公布日： 2020-08-07 - 主分类号： H04L9/14 文献下载
摘要：本申请涉及SM4/AES双模加密电路，包括第一组多个选择器、多个查表单元、第二组多个选择器、第三组多个选择器、多个异或单元与多个合并移位单元；第一组多个选择器的每个的输出耦合到多个查表单元之一的输入；多个查表单元的每个的输出耦合到第二组多个选择器之一的第一输入；多个合并移位单元的每个的输出耦合到第二组多个选择器的子组之一的选择器的第二输入，其中第二组多个选择器包括多个子组，每个子组包括相同数量的选择器；多个合并移位单元的每个的输出还耦合第三组多个选择器之一的第二输入；第二组多个选择器的每个子组的每个选择器的输出，耦合到多个异或单元之一的输入。
sm4 aes 双模加密电路

[实用新型]SM4/AES双模加密电路-CN202020539147.9有效
发明人：黄好城;张苏敏;王祎磊;周鹏飞;刘传杰;涂友刚;兰彤 -专利权人：北京忆芯科技有限公司
申请日： 2020-04-13 - 公布日： 2020-12-08 - 主分类号： H04L9/06 文献下载
摘要：本申请涉及SM4/AES双模加密电路，包括第一组多个选择器、多个查表单元、第二组多个选择器、第三组多个选择器、多个异或单元与多个合并移位单元；第一组多个选择器的每个的输出耦合到多个查表单元之一的输入；多个查表单元的每个的输出耦合到第二组多个选择器之一的第一输入；多个合并移位单元的每个的输出耦合到第二组多个选择器的子组之一的选择器的第二输入，其中第二组多个选择器包括多个子组，每个子组包括相同数量的选择器；多个合并移位单元的每个的输出还耦合第三组多个选择器之一的第二输入；第二组多个选择器的每个子组的每个选择器的输出，耦合到多个异或单元之一的输入。
sm4 aes 双模加密电路

[发明专利]实现通用接线端的电路结构-CN202111389535.9有效
发明人：魏赫轩;牟桂贤;康宇涛;陈楚洪;李丽强 -专利权人：珠海格力电器股份有限公司
申请日： 2021-11-22 - 公布日： 2023-04-28 - 主分类号： H02H11/00 文献下载
摘要：该电路结构包括：第一多路选择器、第二多路选择器、电压源、通用接线端以及控制器；通用接线端包括I/O端口和接地端口，接地端口接地；第一多路选择器的输入端中，至少一个输入端接入电压源，至少一个输入端悬空；第二多路选择器的输入端中，至少一个输入端作为A/D转换口，至少一个输入端接地；第一多路选择器和第二多路选择器的输出端均与I/O端口相连，第一多路选择器和第二多路选择器的控制端与控制器相连，控制器基于用户输入的功能指令，选择对应的连接策略，控制多路选择器的连接状态。本申请提供的方案，能够令通用接线端实现多种功能，既可作为输入端又可作为输出端。
实现通用接线电路结构

[发明专利]中继器的旁路电路及测试方法-CN202280005278.0在审
发明人：张力山;冯晖;王侃文;欧阳伟龙;吕剑桥 -专利权人：华为技术有限公司
申请日： 2022-01-25 - 公布日： 2023-09-26 - 主分类号： H04B10/073 文献下载
摘要：本申请提供一种中继器的旁路电路及测试方法，能够从异步电路的传输通路中旁路发生故障的中继器，从而不会影响传输通路的正常工作。该中继器的旁路电路包括第一选择器和第二选择器；该第一选择器用于基于该第一选择器的选择端输入的选择信号，确定将该中继器的第一输出端输出的信号或该中继器的第一输入端输入的信号输出至该第一选择器的输出端；该第二选择器用于基于该第二选择器的选择端输入的选择信号，确定将该中继器的第二输出端输出的信号或该中继器的第二输入端输入的信号输出至该第二选择器的输出端。
中继旁路电路测试方法

[发明专利]测试装置和可测试性异步电路-CN201480052643.9有效
发明人：许臻;赵育青;刘小成 -专利权人：华为技术有限公司
申请日： 2014-08-15 - 公布日： 2019-02-12 - 主分类号： G01R31/28 文献下载
摘要：测试装置包括：第一输入端(141)，第二输入端(142)，第三输入端(143)，第四输入端(144)，第五输入端(145)，第一选择器(110)，第二选择器(120)，D触发器(130)和第一输出端(151)；第一选择器(110)和第二选择器(120)的第一输入端与测试装置的第一输入端(141)连接；第一选择器(110)的第二输入端与测试装置的第二输入端(142)连接；第一选择器(110)的选择信号端与测试装置的第四输入端(144)连接；第一选择器(110)的输出端与D触发器(130)的D输入端连接；D触发器(130)的Q输出端与第二选择器(120)的第二输入端连接；D触发器(130)的时钟信号输入端与测试装置的第三输入端(143)连接；第二选择器(120)的选择信号端与测试装置的第五输入端(145)连接；第二选择器(120)的输出端与测试装置的第一输出端(151)连接。
测试装置异步电路

[发明专利]快速选择输出的现场可编程门阵列芯片与设置方法-CN202211712795.X有效
发明人：李新兵;杜福建 -专利权人：上海芯联芯智能科技有限公司
申请日： 2022-12-30 - 公布日： 2023-04-07 - 主分类号： G06F11/22 文献下载
摘要：本申请公开了一种快速选择连接外部测试仪器的现场可编程门阵列芯片，包含：多个功能模块，分别包含提供不同功能的逻辑电路与多个输出；选择器结构，包含M级的选择器，每一个选择器包含多个输入埠与一个选择器输出，多个功能模块的多个输出分别连接到M级的选择器的多个输入埠之一，其中第i级选择器的输出连接到第i‑1级选择器的多个输入埠之预设输入埠，其中第1级选择器的输出连接到物理测试端口；串行接口模块，用于连接FPGA芯片外部的串行通信终端；以及选择器控制模块，用于自串行接口模块接收来自串行通信终端的连接指令；以及根据连接指令，选择M级的选择器的所有输入埠的其中之一，透过物理测试端口连接到测试仪器。
快速选择输出现场可编程门阵列芯片设置方法

[实用新型]一种方波信号生成装置-CN202022393839.X有效
发明人：胡灿辉;陈保儒;帅兰兰 -专利权人：北京华大智宝电子系统有限公司
申请日： 2020-10-23 - 公布日： 2021-08-31 - 主分类号： H03K3/02 文献下载
摘要：装置包括：高频按键、低频按键、逻辑控制器、时钟发生器、低频多路选择器、高频多路选择器和高‑低频多路选择器，高频按键和低频按键与逻辑控制器电性连接；逻辑控制器与时钟发生器信号连接，与低频多路选择器、高频多路选择器和高‑低频多路选择器信号连接；时钟发生器与低频多路选择器的输入端连接；时钟发生器与高频多路选择器的输入端连接；低频多路选择器的输出端和高频多路选择器的输出端分别与高‑低频多路选择器的第一输入端和第二输入端连接
一种方波信号生成装置

[发明专利]一种改进扫描链单元及基于该改进扫描链单元和时钟控制逻辑的在线测试方法-CN201110179908.X有效
发明人：俞洋;彭喜元;彭宇;王帅;王继业 -专利权人：哈尔滨工业大学
申请日： 2011-06-29 - 公布日： 2012-02-15 - 主分类号： G01R31/3185 文献下载
摘要：本发明所述改进扫描链单元的第一选择器的1输入端与第二选择器的0输入端相连，第二选择器的1输入端与第一选择器的0输入端相连，第一选择器的输出端与测试触发器的D端相连，测试触发器的Q端与第三选择器的0输入端相连，测试触发器的Q端还与第四选择器的1输入端相连，第二选择器的输出端与功能触发器的D端相连，功能触发器的Q端与第四选择器的0输入端相连，功能触发器的Q端还与第三选择器的1输入端相连。
一种改进扫描单元基于时钟控制逻辑在线测试方法

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