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[发明专利]时钟缓冲器-CN201910886694.6在审
发明人：陈建玮;薛育理 -专利权人：联发科技股份有限公司
申请日： 2019-09-19 - 公布日： 2020-04-14 - 主分类号： H03K19/0175 文献下载
摘要：本发明提供一种时钟缓冲器，包括：第一电路，用于接收输入时钟信号以产生第一时钟信号；第二电路，用于接收所述输入时钟信号以产生第二时钟信号；和边沿收集器，耦合到所述第一电路和所述第二电路，用于通过使用所述第一时钟信号的下降沿和所述第二时钟信号的上升沿产生输出时钟信号实施本发明实施例能够以较低的功耗产生具有更好边沿(即较小的漂移和相位噪声)的输出时钟信号。
时钟缓冲器

[发明专利]参考锁定时钟发生器-CN201880066475.7在审
发明人：罗克·佩雷斯 -专利权人：盈诺飞公司
申请日： 2018-07-13 - 公布日： 2020-06-12 - 主分类号： H03L7/099 文献下载
摘要：通过由参考时钟门控电路生成参考时钟门控信号的外部参考生成时钟；由所述参考时钟门控信号启用环形振荡器注入模式，以禁用环形振荡器的第一缓冲器以及启用参考时钟注入缓冲器，其中所述第一缓冲器和所述注入缓冲器的输出端并联连接至下一个缓冲器输入端；在所述注入缓冲器处接收参考时钟信号的参考时钟跃迁，并将所述参考时钟信号注入所述下一个缓冲器；以及由所述参考时钟门控信号启用环形振荡器闭环模式，以用来启用所述第一缓冲器以及禁用所述参考时钟注入缓冲器。
参考锁定时钟发生器

[发明专利]发送装置、接收装置、收发系统以及图像显示系统-CN201080058169.2有效
发明人：小沢诚一;秋田浩伸 -专利权人：哉英电子股份有限公司
申请日： 2010-12-13 - 公布日： 2012-10-03 - 主分类号： H04L25/02 文献下载
摘要：接收装置(20n)具有：数据输入缓冲器(21)、第1时钟输入缓冲器(221)以及第1时钟输出缓冲器(231)。第1时钟输入缓冲器(221)将输入至第1时钟端子(P21、P22)的时钟缓冲后向第1时钟输出缓冲器(231)输出。第1时钟输出缓冲器(231)将从第1时钟输入缓冲器(221)输入的时钟缓冲后使其从第2时钟端子(P31、P32)输出。数据输入端子(P11、P12)配置在第1时钟端子与第2时钟端子之间。
发送装置接收收发系统以及图像显示

[发明专利]一种提高服务器数据传输稳定性的系统及服务器-CN201811295892.7在审
发明人：岳远斌 -专利权人：郑州云海信息技术有限公司
申请日： 2018-11-01 - 公布日： 2019-02-19 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种提高服务器数据传输稳定性的系统及服务器，包括时钟发生模块，用于生成预设频率的时钟信号并将时钟信号发送至CPU和时钟缓冲器；运行模式选择模块，用于将时钟缓冲器的时钟模式调整为bypass模式；时钟缓冲器，用于将时钟信号从时钟缓冲器的输入端透传至时钟缓冲器的输出端并发送至NVMe硬盘。本申请将时钟缓冲器的时钟模式调整为bypass模式，使得时钟缓冲器在接收到时钟信号后会将时钟信号从其输入端直接透传至其输出端，保证了时钟缓冲器的输入时钟和输出时钟完全一致，也即CPU和NVMe硬盘的参考时钟完全一致
时钟缓冲器时钟信号传输稳定性服务器数据时钟模式输出端输入端透传硬盘服务器时钟发生模块时钟信号发送信号传输过程参考时钟输出时钟输入时钟数据传输选择模块预设频率运行模式采集发送传递申请保证

[发明专利]通道控制电路以及具有通道控制电路的半导体器件-CN201310250077.X有效
发明人：金奇泰 -专利权人：爱思开海力士有限公司
申请日： 2013-06-21 - 公布日： 2018-05-01 - 主分类号： G11C29/12 文献下载
摘要：根据本发明的实施例，一种具有多个通道的通道控制电路包括通道控制信号发生模块，所述通道控制信号发生模块被配置成响应于第一测试模式信号和第二测试模式信号的组合而产生能选择性地控制通道的激活状态的通道控制信号；扫描缓冲器控制信号发生模块，所述扫描缓冲器控制信号发生模块被配置成响应于第一测试模式信号和扫描信号而产生扫描缓冲器控制信号；时钟缓冲器控制信号发生模块，所述时钟缓冲器控制信号发生模块被配置成响应于通道控制信号和扫描缓冲器控制信号而产生时钟缓冲器控制信号；以及时钟输入缓冲器，所述时钟输入缓冲器被配置成响应于时钟缓冲器控制信号而产生用作半导体器件的内部时钟的时钟输出信号。
通道控制电路以及具有半导体器件

[发明专利]具有突发读取等待功能的与非型快闪存储装置-CN200610151532.0无效
发明人：黄相元 -专利权人：三星电子株式会社
申请日： 2006-09-11 - 公布日： 2007-03-21 - 主分类号： G11C16/06 文献下载
摘要：一种NAND快闪存储装置，可以包括接口块，用于在读取操作期间接收外部读取使能信号，以输出内部时钟信号。该NAND快闪存储装置也可以包括缓冲器时钟控制电路，用于响应于数据输出使能信号和内部时钟信号而工作。该NAND快闪存储装置还可以包括缓冲器时钟生成电路，用于接收内部时钟信号并根据缓冲器时钟控制电路的控制输出而生成第一和第二缓冲器时钟信号。该NAND快闪存储装置还可以包括数据输出缓冲器电路，用于响应于第一和第二缓冲器时钟信号中的一个而依次输出所读取的数据，其中，当数据输出使能信号被激活时，所述缓冲器时钟控制电路控制缓冲器时钟生成电路生成具有单个脉冲的第二缓冲器时钟信号
具有突发读取等待功能非型快闪存装置

[发明专利]存储器装置及其时钟分配方法-CN201710717932.1有效
发明人：姜相圭 -专利权人：三星电子株式会社
申请日： 2017-08-21 - 公布日： 2021-12-21 - 主分类号： G11C7/10 文献下载
摘要：公开一种存储器装置及其时钟分配方法。一种存储器装置包括：第一数据缓冲器，接收第一频带或第二频带的数据；第一时钟缓冲器，当第一数据缓冲器接收第一频带的数据时将第一频带的时钟信号提供给第一数据缓冲器，并且当第一数据缓冲器接收第二频带的数据时将第二频带的时钟信号提供给第一数据缓冲器；第二数据缓冲器，接收第一频带或第二频带的数据，并且响应于接收到第二频带的数据，从第一时钟缓冲器接收第二频带的时钟信号；第二时钟缓冲器，在第一频带操作中将第一频带的时钟信号提供给第二数据缓冲器。
存储器装置及其时钟分配方法

[发明专利]时钟分配-CN201910031477.9在审
发明人：查尔斯·约瑟夫·德迪克 -专利权人：株式会社索思未来
申请日： 2019-01-14 - 公布日： 2019-07-26 - 主分类号： G06F1/10 文献下载
摘要：本发明涉及时钟分配。时钟分配电路包括：多个第一缓冲器和多个第二缓冲器，第一缓冲器和第二缓冲器是反相缓冲器；以及控制电路，被配置成生成第一、第二、第三和第四控制信号，其中：第一缓冲器均包括上拉电路和下拉电路；第二缓冲器均包括上拉电路和下拉电路；第一缓冲器中的一个和第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；第一缓冲器中的另一个和第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿传播方向传播时钟信号的第二时钟路径
缓冲器传播时钟信号传播方向控制电路控制信号上拉电路时钟分配时钟路径下拉电路第一控制信号时钟分配电路反相缓冲器可变信号配置

[发明专利]具有时钟信号分发的芯粒封装芯片-CN202310060331.3在审
发明人：邹兴奇;邓良策;张亚林 -专利权人：上海燧原科技有限公司
申请日： 2023-01-19 - 公布日： 2023-05-09 - 主分类号： H01L25/065 文献下载
摘要：本发明公开了一种具有时钟信号分发的芯粒封装芯片，涉及集成电路封装技术，包括：封装基板；封装基板位于PCB基板上；PCB基板包括第一时钟源；封装基板上封装有多个芯粒；相邻的两个芯粒通过片间互联接口连接；每个芯粒包括输入时钟缓冲器、输出时钟缓冲器和至少一个片间互联接口；输入时钟缓冲器将时钟信号输出至所在芯粒内的每个片间互联接口和输出时钟缓冲器；多个芯粒包括一个第一芯粒和至少一个第二芯粒；第一时钟源与第一芯粒的输入时钟缓冲器连接；第二芯粒的输入时钟缓冲器与相邻芯粒的输出时钟缓冲器连接，相邻芯粒为第一芯粒或第二芯粒；第一芯粒和第二芯粒的输出时钟缓冲器与相邻的第二芯粒的输入时钟缓冲器连接。
具有时钟信号分发封装芯片

[发明专利]一种针对近阈值的鲁棒时钟树综合算法实现方法-CN202011184388.7在审
发明人：王学香;徐镇宇;宋相男;张诗莹;曹鹏 -专利权人：东南大学
申请日： 2020-10-30 - 公布日： 2021-01-22 - 主分类号： G06F30/396 文献下载
摘要：本发明一种针对近阈值的鲁棒时钟树综合算法实现方法，包括如下步骤：步骤1，采用自顶向下的综合算法生成对称时钟树初始拓扑；步骤2，在已经生成的拓扑结构基础上完成缓冲器插入，把时钟偏差波动的近似估计模型应用于多种缓冲器尺寸的缓冲器插入过程，此过程以优化时钟偏差波动为目标，优化过程基于遗传算法实现。本发明的一种针对近阈值的鲁棒时钟树综合算法实现方法，本发明的时钟树综合算法把对称时钟树作为初始拓扑应用在近阈值下，保证了时钟树具有很小的时钟偏差。在缓冲器插入阶段，实现了面向缓冲器库的缓冲器插入算法，该过程实现从缓冲器库中选择最优的缓冲器插入策略，使得时钟树时钟偏差波动尽可能小。
一种针对阈值时钟综合算法实现方法

[发明专利]用于在缓冲存储系统中提供可靠传输的系统和方法-CN01818985.7有效
发明人：约翰·哈尔伯特;麦克尔·威廉姆斯;兰迪·搏内拉;詹姆斯·多德 -专利权人：英特尔公司
申请日： 2001-09-14 - 公布日： 2004-02-11 - 主分类号： G11C5/00 文献下载
摘要：本发明提供用于在缓冲存储系统中提供可靠传输的系统和方法。该系统包括存储器件、存储控制器、数据缓冲器、地址/指令缓冲器和时钟电路。存储控制器向存储器件发送数据、地址信息、状态信息和指令信息并从存储器件接收数据。缓冲器互连存储器件和存储控制器。时钟电路被嵌入在地址/指令缓冲器中。时钟电路接收输入时钟并向数据缓冲器和/或存储器件输出输出时钟以控制到数据缓冲器和/或存储器件的时钟时滞。
用于缓冲存储系统提供可靠传输系统方法

[发明专利]多相位时钟发生电路-CN201310290429.4在审
发明人：李相权 -专利权人：爱思开海力士有限公司
申请日： 2013-07-11 - 公布日： 2014-06-11 - 主分类号： G11C11/40 文献下载
摘要：一种多相位时钟发生电路包括：第一时钟缓冲器单元，所述第一时钟缓冲器单元被配置为响应于外部时钟而反相和缓冲第一内部时钟和第二内部时钟，以及产生第三内部时钟和第四内部时钟；以及第二时钟缓冲器单元，所述第二时钟缓冲器单元被配置为响应于所述外部时钟而反相和缓冲所述第三内部时钟和所述第四内部时钟，以及产生所述第一内部时钟和所述第二内部时钟。
多相时钟发生电路

[发明专利]一种改进型时钟同步镜像延迟电路-CN201510645161.0有效
发明人：李宇;路崇;谭洪舟;尹秀文;陈荣军 -专利权人：中山大学;广东顺德中山大学卡内基梅隆大学国际联合研究院
申请日： 2015-09-30 - 公布日： 2018-01-30 - 主分类号： H04J3/06 文献下载
摘要：本发明公开一种改进型时钟同步镜像延迟电路，该电路位于时钟树根节点，接受可变占空比时钟信号输入，并将输出时钟信号送入时钟驱动器链路，到达时钟树叶节点，所述电路包括输入缓冲器IB，交错测量‑补偿单元、反馈缓冲器FB；所述输入缓冲器IB对由时钟树根节点输出的时钟源信号进行整形，将整形后的信号输入交错测量‑补偿单元进行测量、补偿，再经独立于本发明的时钟驱动器链路（Clock Drivers，CD）输出一路时钟信号到达时钟树叶节点，同时输出一路控制信号到反馈缓冲器FB进行缓冲，反馈缓冲器FB的输出的反馈时钟FBCLK输入到交错测量‑补偿单元；所述交错测量‑补偿单元包括连接的交错测量延迟线IMDL和交错补偿延迟线ICDL，反馈缓冲器FB是输入缓冲器IB的镜像。
一种改进型时钟同步延迟电路

[发明专利]缓冲电路、半导体集成电路和包括缓冲电路的系统-CN201610192684.9有效
发明人：金支焕;丘泳埈 -专利权人：爱思开海力士有限公司
申请日： 2016-03-30 - 公布日： 2021-04-23 - 主分类号： H03K19/0185 文献下载
摘要：根据一个实施例，可以提供一种缓冲电路。缓冲电路可以包括第一缓冲器，第一缓冲器被配置成接收第一外部时钟信号和第二外部时钟信号，以及基于第一外部时钟信号和第二外部时钟信号的下降时间来产生第一预时钟信号。缓冲电路可以包括第二缓冲器，第二缓冲器被配置成接收第一外部时钟信号和第二外部时钟信号，以及基于第一外部时钟信号和第二外部时钟信号的上升时间来产生第二预时钟信号。
缓冲电路半导体集成电路包括系统

[发明专利]延迟锁定回路及其时钟产生方法-CN200410086450.3有效
发明人：郭钟太 -专利权人：海力士半导体有限公司
申请日： 2004-10-20 - 公布日： 2005-05-04 - 主分类号： H03L7/06 文献下载
摘要：一种用于校正一时钟信号的占空的半导体存储器件，包括：第一时钟缓冲器，通过该第一时钟缓冲器的一非反相端接收一外部时钟信号以及通过该第一时钟缓冲器的一反相端接收一外部时钟限制信号，以输出第一时钟输入信号；第二时钟缓冲器，通过该第一时钟缓冲器的该非反相端接收该外部时钟限制信号以及通过该第一时钟缓冲器的该反相端接收该外部时钟信号，以输出第二时钟输入信号；以及延迟锁定回路，接收该第一时钟输入信号和该第二时钟输入信号，以产生占空校正时钟信号
延迟锁定回路及其时钟产生方法

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