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[发明专利]带缓冲的连续多点时钟环-CN200580032924.9有效
发明人： J·梅卡尔;C·沃克 -专利权人：英特尔公司
申请日： 2005-09-29 - 公布日： 2007-09-05 - 主分类号： G06F1/10 文献下载
摘要：一种向存储器架构内的多个存储器单元分配时钟信号的方法、系统和装置。缓冲器芯片通过点对点链路耦合至多个存储器单元中的每一个。缓冲器芯片包括用于生成连续的自由运行时钟的时钟生成器，这些连续的自由运行时钟可以依次通过该架构中的一存储器单元子集。数据的发送基于存储器单元与缓冲器芯片的接近程度经由点对点链路被延迟以适应多点时钟信号内的延迟。
缓冲连续多点时钟

[实用新型]一种随环境音量自动调节内部音量的蓝牙耳机-CN201520622427.5有效
发明人：周永伦;贺旭明;吴海全;师瑞文;彭久高 -专利权人：深圳市冠旭电子有限公司
申请日： 2015-08-18 - 公布日： 2016-02-03 - 主分类号： H04R3/00 文献下载
摘要：本实用新型适用于蓝牙耳机领域，提供了一种随环境音量自动调节内部音量的蓝牙耳机，包括：随环境音量自动调节蓝牙耳机内部音源的音量大小的蓝牙芯片；与所述蓝牙芯片连接，用以采集外部声源的第一数字麦克风阵列；分别与所述蓝牙芯片连接的第一时钟缓冲器和第二时钟缓冲器；通过所述第一时钟缓冲器和所述第二时钟缓冲器与所述蓝牙芯片连接，用以采集外部声源的第二数字麦克风阵列。本实用新型将专用的蓝牙芯片与数字麦克风阵列和时钟缓冲器相结合，当外部声源的音量较大时，可自动将蓝牙耳机的内部音量调小，使用户能够听清楚所处环境的声音，保障用户的人身安全。
一种环境音量自动调节内部蓝牙耳机

[发明专利]相位内插器与相位缓冲器电路-CN202210413343.5在审
发明人：李元胜;刘曜嘉 -专利权人：瑞昱半导体股份有限公司
申请日： 2022-04-20 - 公布日： 2023-05-05 - 主分类号： H03K5/156 文献下载
摘要：本公开涉及相位内插器与相位缓冲器电路。相位内插器包含多个相位内插器电路系统。多个相位内插器电路系统响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号。多个时钟信号的相位彼此不同。每一相位内插器电路系统包含多个相位缓冲器电路。每一相位缓冲器电路根据该些相位控制位中的第一与第二位导通，以根据多个时钟信号中的对应时钟信号产生输出时钟信号中的信号分量。每一相位缓冲器电路包含第一与第二电阻，并根据对应时钟信号传输第一与第二电压中的一者至输出节点，其中第一电压经由第一电阻传输至输出节点，且第二电压经由第二电阻传输至输出节点。
相位内插缓冲器电路

[实用新型]一种时钟恢复的同步装置-CN201620147323.8有效
发明人：张伟 -专利权人：希诺麦田技术（深圳）有限公司
申请日： 2016-02-26 - 公布日： 2016-07-13 - 主分类号： H04L7/00 文献下载
摘要：本实用新型涉及一种时钟恢复的同步装置，包括时钟误差计算单元、采样相位调整单元和缓冲器，时钟误差计算单元对经过模数转换器的输入信号进行处理后分别发送控制信号给模数转换器、采样相位调整单元和缓冲器，时钟误差计算单元包括模数转换器时钟调整计算单元、相位调整计算单元和样点删增计算单元，模数转换器时钟调整计算单元通过滤波处理计算出模数转换器时钟频率调整指令，相位调整计算单元利用滤波处理计算出采样相位调整单元的相位调整值，样点删增计算单元计算出缓冲器的保持、插值或删除指令，模数转换器、采样相位调整单元和缓冲器根据时钟频率调整指令、相位调整值与保持、插值或删除指令进行相应的处理，从而达到采样时钟的同步。
一种时钟恢复同步装置

[发明专利]一种增加缓冲器的手机时钟电路-CN201610242694.9在审
发明人：徐晓勇 -专利权人：上海卓易科技股份有限公司
申请日： 2016-04-19 - 公布日： 2016-07-20 - 主分类号： H03K19/003 文献下载
摘要：本发明公开了一种增加缓冲器的手机时钟电路，所述手机时钟电路包括晶振电路与输出缓冲电路，所述晶振电路输出至少两路时钟信号，其中一路时钟信号直接输出至后续电路，其他路时钟信号经所述输出缓冲电路后输出至后续电路，本发明通过利用时钟缓冲器来实现两路或多路时钟信号的正常运行，可以避免时钟信号发生串扰，使各个时钟信号正常运行。
一种增加缓冲器手机时钟电路

[发明专利]一种多宏单元多时钟芯片的时钟树综合方法-CN201510461375.2有效
发明人：陈弟虎;杨斯媚;艾博雅;粟涛 -专利权人：中山大学
申请日： 2015-07-30 - 公布日： 2018-05-25 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种多宏单元多时钟芯片的时钟树综合方法，包括以下步骤：S1.按照一定的相邻缓冲器的连线距离范围，在各个宏单元之间手动插入多个缓冲器，构建多个H型时钟树；S2.将H型时钟树的缓冲器全部替换成反相器对；S3.划分芯片的所有时钟的重要等级；S4.按照时钟的重要等级从高到低的顺序，依次对每个时钟做RC平衡时钟树。该方法适用于宏单元和时钟都特别多的芯片，有着良好的时钟偏移和时钟延迟,并且所用器件少，功耗小。
宏单元时钟树缓冲器芯片多时钟连线距离平衡时钟时钟偏移时钟延迟反相器功耗构建替换

[发明专利]一种3Gsps信号处理平台的时钟系统-CN201811357612.0在审
发明人：舒德军;胡红伟;吴智慧 -专利权人：南京长峰航天电子科技有限公司
申请日： 2018-11-15 - 公布日： 2019-03-29 - 主分类号： G06F1/12 文献下载
摘要：本发明公开了一种3Gsps信号处理平台的时钟系统，包括依次相连的AD时钟缓冲器、AD转换单元和FPGA1处理单元，以及依次相连的DA时钟缓冲器、DA转换单元和FPGA2处理单元，外部时钟输入AD时钟缓冲器转换为差分信号，此差分信号输入AD转换单元作为其工作时钟，AD转换单元输出差分信号传给FPGA1处理单元作为其基准时钟；外部时钟输入DA时钟缓冲器转换为差分信号，此差分信号输入DA转换单元作为其工作时钟，DA转换单元输出差分信号传给FPGA2处理单元作为其基准时钟；FPGA1处理单元与FPGA2处理单元同步。本发明实现系统中两路FPGA分别处理ADC、DAC信号，并在参考时钟的基准下实现同步。
处理单元时钟缓冲器差分信号信号处理平台工作时钟基准时钟时钟系统外部时钟依次相连输出差参考时钟转换两路

[发明专利]时钟信号调节装置和方法-CN200710181289.1有效
发明人：闫树军;石鸿斌 -专利权人：中兴通讯股份有限公司
申请日： 2007-10-26 - 公布日： 2008-04-09 - 主分类号： H04L7/00 文献下载
摘要：本发明提供了一种时钟信号调节方法和装置，其中，该方法包括以下步骤：当时钟驱动电路的第一驱动通道的输入端接收到来自时钟信号源的时钟信号时，通过第一驱动通道的多个输出端输出多路输出时钟信号，从而得到低抖动的时钟信号；将多路输出时钟信号中的一个输出时钟信号发送至零延时缓冲器的输入端，并将零延时缓冲器的反馈输出端的输出信号发送至第二驱动通道的输入端；以及将第二驱动通道的输出信号发送至零延时缓冲器的反馈输入端，从而从零延时缓冲器的输出端输出的时钟信号具有与来自时钟信号源的时钟信号相同的相位这样避免了对系统时钟进行分叉，又避免了采用高端的零延时芯片或PLL电路模块，减少了设备的成本。
时钟信号调节装置方法

[发明专利]动态调整音频时钟的音频处理设备及音频处理方法-CN202210095189.1在审
发明人：杨振鹏;何东宇;孙健 -专利权人：瑞昱半导体股份有限公司
申请日： 2022-01-26 - 公布日： 2023-08-04 - 主分类号： G10L19/16 文献下载
摘要：本发明公开一种动态调整音频时钟的音频处理设备及音频处理方法。音频处理设备包括第一接口、缓冲器、时钟发生器、处理器及第二接口。第一接口从主机接收音频数据。缓冲器存储音频数据以产生第一音频数据包并判断其数据量与第一上阈值及第一下阈值的关系。时钟发生器产生时钟信号。第二接口将第一音频数据包及时钟信号输出至编解码设备。当第一音频数据包的数据量小于第一下阈值时，缓冲器输出下溢中断信号以降低时钟信号的频率。当第一音频数据包的数据量大于第一上阈值，缓冲器输出溢出中断信号以提升时钟信号的频率。
动态调整音频时钟处理设备方法

[发明专利]数据同步再生装置以及终端装置-CN200510052163.5有效
发明人：浜田宏一;山口宗明;橫山彻;秋山靖浩;影山昌广 -专利权人：株式会社日立制作所
申请日： 2005-02-25 - 公布日： 2005-10-05 - 主分类号： H04N5/06 文献下载
摘要：具备暂时存储流数据的缓冲器；测定被存储在上述缓冲器中的流数据量的缓冲器充足量测定单元；将上述流数据进行译码并发送到DA变换器的译码器；把上述译码后的数据变换为模拟信号的DA变换器，其特征在于包括：按照上述缓冲器充足量测定单元测定的数据量生成变更了频率之时钟的时钟生成单元，上述DA变换器利用上述时钟生成单元生成的时钟动作。
数据同步再生装置以及终端

[发明专利]基于多时钟的串行级联系统及方法、并行级联系统及方法-CN202210913086.1有效
发明人：朱珂;徐庆阳;钟丹;谭力波;张波;肖峰;王盼;李丹丹 -专利权人：井芯微电子技术（天津）有限公司
申请日： 2022-08-01 - 公布日： 2022-09-30 - 主分类号： G06F1/12 文献下载
摘要：本发明属于多时钟级联技术领域，尤其涉及基于多时钟的串行级联系统及方法、并行级联系统及方法，其包括本级片内输入缓冲器buffer输入端连接于上一级片内输出缓冲器buffer的输出端，所述本级片内输入缓冲器buffer输出端连接于片内参考时钟，本发明解决现有技术存在多时钟结构的高速串行接口电路中，参考时钟如何长距离驱动的问题，具有解决了的多参考时钟长距离驱动问题和匹配阻抗的问题的有益技术效果。
基于多时串行级联系统方法并行

[实用新型]一种NVMe接口扩展卡-CN202120938219.1有效
发明人：陈亮 -专利权人：深圳市联瑞信息技术有限公司
申请日： 2021-04-30 - 公布日： 2021-11-02 - 主分类号： G06F13/40 文献下载
摘要：本实用新型公开一种NVMe接口扩展卡，包括：PCIe接口、switch芯片、EEPROM、时钟缓冲器、电源转换电路、复位电路、以及若干端口连接器，switch芯片与PCIe接口、EEPROM、时钟缓冲器、电源转换电路、复位电路、以及端口连接器连接，电源转换电路与PCIe接口连接，时钟缓冲器与PCIe接口以及端口连接器连接，复位电路与端口连接器以及PCIe接口连接。本实用新型通过switch芯片编写EEPROM的固件配置，同时通过时钟缓冲器将100M参考时钟信号以HCSL电平标准分发给switch芯片以及多个端口连接器，从而实现接口的扩展，同时，利用switch芯片的动均衡和无阻塞
一种 nvme 接口扩展

[发明专利]具有在锁相环输入和反馈差分时钟的共模均衡器的零延迟缓冲器-CN200780001619.2有效
发明人：邝国权;温皓明 -专利权人：香港应用科技研究院有限公司
申请日： 2007-11-23 - 公布日： 2009-09-16 - 主分类号： H03L7/08 文献下载
摘要：一种零延迟时钟发生器有一个锁相环(PLL)，其产生一个反馈时钟，以及接收一个基准时钟。所有时钟都是差分的，并有一个共模电压。一个外部产生的基准时钟的共模电压可能不同于内部产生的反馈时钟的共模电压。基准时钟和反馈时钟的共模电压上的差会导致延迟变化，其导致产出时钟的静态相位偏移。一个共模感应和均衡器感应被缓冲的基准和反馈时钟的共模电压，并产生控制电压。控制电压调整共模电压和差分缓冲器的延迟，差分缓冲器接收基准和反馈时钟。控制电压调整差分缓冲器以便匹配被缓冲的基准和反馈时钟的共模电压。接着，被缓冲的时钟被应用到PLL的一个相频检测器。
具有锁相环输入反馈时钟均衡器延迟缓冲器

[发明专利]一种FPGA的时钟信号输出电路及其处理方法-CN200810114710.1无效
发明人：邹杨 -专利权人：北京中星微电子有限公司
申请日： 2008-06-11 - 公布日： 2009-01-28 - 主分类号： H03K19/173 文献下载
摘要：本发明披露了一种FPGA时钟信号输出电路，含有时钟管理单元和全局缓冲器，时钟管理单元产生的时钟信号经全局缓冲器分配，而且，该种FPGA时钟信号输出电路还含有触发器单元和选择器，触发器单元的时钟信号端与全局缓冲器的输出端连接，触发器单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出信号给选择器的输入信号端，选择器的控制信号端与所述的时钟管理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引脚。采用该电路输出的FPGA时钟信号减少了延迟，降低了外部负载对FPGA内部时钟树的负面影响。
一种 fpga 时钟信号输出电路及其处理方法

[发明专利]固态图像感测装置-CN201210236029.0有效
发明人：小野俊明 -专利权人：佳能株式会社
申请日： 2012-07-09 - 公布日： 2013-01-16 - 主分类号： H04N5/335 文献下载
摘要：一种固态图像感测装置，包括：像素部分；转换部分，包括第一群组和第二群组，每一群组都包括用于将像素部分的模拟信号转换为数字信号的至少一个模数转换单元；以及时钟提供单元，包括用于时钟信号的传送的串联连接的第一时钟缓冲器和第二时钟缓冲器，其中，模数转换单元中的每一个都包括比较单元和计数器单元，比较单元对模拟信号与比较基准电势进行比较，计数器单元测量从比较的开始到比较结果的改变的时间，第一时钟缓冲器和第二时钟缓冲器中的每一个都通过使用差分电路来校正时钟信号的占空比
固态图像装置