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[发明专利]存储器系统及非易失性存储器-CN201910733672.6在审
发明人：西川卓;铃木理气;小岛庆久 -专利权人：东芝存储器株式会社
申请日： 2019-08-08 - 公布日： 2020-09-29 - 主分类号： G11C5/02 文献下载
摘要：实施方式提供一种能够缩短针对来自主机的请求的响应时间的存储器系统及非易失性存储器。实施方式的存储器系统具备非易失性存储器、及控制非易失性存储器的动作的存储器控制器。非易失性存储器从存储器控制器接收用来执行擦除及编程的至少任一个的第1指令，在执行基于第1指令的包含复数分段的第1处理中，从存储器控制器接收到第2指令时，执行不等待到第1处理的指定分段结束为止而挂起第1处理的第2处理，在执行第1处理中，从存储器控制器接收到第3指令时，执行等待到第1处理的指定分段结束为止后挂起第1处理的第3处理。
存储器系统非易失性存储器

[发明专利]快闪存储器装置及其擦除方法-CN201410022779.7有效
发明人：柳弼相 -专利权人：华邦电子股份有限公司
申请日： 2014-01-17 - 公布日： 2018-07-06 - 主分类号： G11C16/14 文献下载
摘要：本发明公开了一种快闪存储器装置及其擦除方法，检测对应该擦除指令的存储器区块是否已被擦除，若对应擦除指令的存储器区块未被擦除才预程序化存储器区块。本发明可延长快闪存储器装置的使用寿命。
擦除快闪存储器存储器区块擦除指令程序化存储器使用寿命区块检测

[发明专利]异构存储器中的性能管理单元（PMU）辅助层级选择-CN202010155625.0在审
发明人：哈沙德·萨恩;克希提·多希 -专利权人：英特尔公司
申请日： 2020-03-09 - 公布日： 2020-10-09 - 主分类号： G06F9/30 文献下载
摘要：本公开涉及异构存储器中的性能管理单元(PMU)辅助层级选择。一种处理器包括处理核心，用于在执行存储器分配调用之前执行指令；一个或多个最后分支记录(LBR)寄存器，用于存储一个或多个最近引退的分支指令；性能监视单元(PMU)，包括逻辑电路，用于：从一个或多个LBR寄存器取回一个或多个最近引退的分支指令；基于引退的分支指令识别存储器分配调用的签名；将签名提供给软件以确定存储器层级来为存储器分配调用分配存储器。
存储器中的性能管理单元 pmu 辅助层级选择

[发明专利]一种存储器测试方法和装置-CN201810226288.2在审
发明人：王玺 -专利权人：北京兆易创新科技股份有限公司
申请日： 2018-03-19 - 公布日： 2019-09-27 - 主分类号： G06F11/26 文献下载
摘要：本发明提供了一种存储器测试方法和装置。应用于终端，所述方法包括：模拟虚拟存储器；其中，所述虚拟存储器包括虚拟前端接口、FTL算法和虚拟闪存；通过预设块设备驱动将第一测试指令发送至所述虚拟存储器；所述虚拟存储器响应所述第一测试指令。通过本发明实施例，可以使存储器的测试不依赖于存储器的硬件，节省了存储器的硬件制作时间，进而缩短了存储器的开发时间，提高了存储器的开发效率。
存储器虚拟存储器存储器测试方法和装置测试指令发送块设备驱动测试指令开发效率前端接口虚拟闪存算法预设虚拟终端测试响应制作应用开发

[实用新型]移动存储设备-CN201020564762.1无效
发明人：刘勇 -专利权人：刘勇
申请日： 2010-10-18 - 公布日： 2011-04-27 - 主分类号： G11C16/14 文献下载
摘要：本实用新型涉及一种移动存储设备，包括：接口模块、存储器、时钟电路、主控芯片、电源和传感器；接口模块分别与存储器和主控芯片相连接，主控芯片分别与存储器、时钟电路、电源和传感器相连接，时钟电路分别与接口模块和存储器相连接；传感器将触发信号发送给主控芯片；主控芯片接收触发信号，向存储器发送擦除指令和写入指令；存储器接收擦除指令和写入指令将存储器内的所有块逻辑区内所有地址擦除以及将存储器内所有地址写入随机数。因此，本实用新型的移动存储设备，可以利用传感器触发主控芯片将存储器中的数据自动销毁，而且结构简单，安全可靠，反复使用，可有效解决因意外因素导致的数据泄密问题，降低数据泄密风险。
移动存储设备

[发明专利]存储器储存装置、其存储器控制器与数据写入方法-CN201010610005.8有效
发明人：叶志刚 -专利权人：群联电子股份有限公司
申请日： 2010-12-22 - 公布日： 2012-07-04 - 主分类号： G11C16/06 文献下载
摘要：本发明涉及一种存储器储存装置、其存储器控制器与数据写入方法。存储器储存装置具有可复写式非挥发性存储器芯片，其包括多个可复写式非挥发性存储器模块，各可复写式非挥发性存储器模块具有多个实体区块。此方法包括接收主机系统下达的写入指令，此写入指令所对应的逻辑地址属于一预设逻辑地址范围。此方法还包括判断在所有的可复写式非挥发性存储器模块中是否存在并未储存属于预设逻辑地址范围的数据的适用存储器模块。若是，则此方法还包括将写入指令所对应的写入数据写入至适用存储器模块。
存储器储存装置控制器数据写入方法

[发明专利]存储器配置方法、存储器控制器及存储器储存装置-CN201110089893.8有效
发明人：李乾辅 -专利权人：群联电子股份有限公司
申请日： 2011-04-08 - 公布日： 2012-10-17 - 主分类号： G06F3/06 文献下载
摘要：本发明提供一种存储器配置方法、存储器控制器及存储器储存装置。本存储器配置方法用于存储器储存装置，其中此存储器储存装置的可复写式非易失性存储器模块具有多个实体区块。本方法包括从主机系统中接收多笔联络(handshaking)询问指令。本方法也包括识别这些联络询问指令的态样并且根据此态样识别主机系统的操作系统的类型。再者，本方法还包括根据操作系统的类型配置此可复写式非易失性存储器模块并且向该主机系统宣告对应存储器储存装置的配置。因此，本方法可根据不同的操作系统对存储器模块进行不同配置，以致于存储器储存装置可顺利接收指令并且根据使用者的需求重新设定。
存储器配置方法控制器储存装置

[发明专利]限制在驱动阵列中执行后台管理操作的设备-CN201480006746.1有效
发明人：亚当·罗伯茨;克里斯托弗·詹姆斯·荷迪;盖瑞·库达克;莉蒂亚·杜 -专利权人：联想企业解决方案(新加坡)有限公司
申请日： 2014-01-08 - 公布日： 2019-03-22 - 主分类号： G06F12/14 文献下载
摘要：限制在驱动阵列中执行后台管理操作，包括：从驱动阵列的存储器驱动接收读指令；确定读指令是否与写入数据到驱动阵列的内存储器驱动的写指令相关联；确定写指令与写指令相关联则限制被写指令作为目标的存储器驱动执行后台管理操作；确定写指令是否完成；如果写指令已完成则移除对于被写指令作为目标的存储器驱动执行后台管理操作的限制。
限制驱动阵列执行后台管理操作设备方法

[发明专利]备用电源的控制方法和控制系统-CN201410631352.7在审
发明人：李全;徐永刚 -专利权人：广东省电子信息产业集团有限公司
申请日： 2014-11-11 - 公布日： 2015-03-04 - 主分类号： G06F1/30 文献下载
摘要：控制方法包括：判断是否接收到提示主机即将正常关机的关机提示指令；如果没有接收到关机提示指令，对易失性存储器上的主电源电压进行监测，如果主电源电压跌落到掉电触发阈值，生成指示易失性存储器发生异常掉电行为的掉电指示指令；根据掉电指示指令开启易失性存储器与备用电源的电源通路并关闭易失性存储器与主电源的电源通路，通过备用电源将易失性存储器中的数据写入非易失性存储器；如果接收到关机提示指令，保持易失性存储器与备用电源的电源通路关闭，通过主电源将易失性存储器中的数据写入非易失性存储器。
备用电源控制方法控制系统

[发明专利]加速硬件中的存储器排序-CN201810002672.4在审
发明人： K·弗莱明;小西蒙·C·史迪力;K·D·格洛索普 -专利权人：英特尔公司
申请日： 2018-01-02 - 公布日： 2018-07-10 - 主分类号： G06F12/0877 文献下载
摘要：本申请公开了加速硬件中的存储器排序。集成电路包括存储器接口和操作队列，该存储器接口耦合至存储器，用于存储对应于指令的数据，该操作队列用于对于对应于指令的存储器操作进行缓冲。集成电路可包括加速硬件，用于执行对应于指令的子程序。输入队列的集合可包括地址队列和依赖性队列，该地址队列用于从加速硬件接收与存储器操作中的第二存储器操作相关联的存储器的地址，该依赖性队列用于从加速硬件接收与该地址相关联的依赖性令牌。依赖性令牌指示对由存储器操作中的第一存储器操作生成的数据的依赖性。响应于依赖性队列接收到依赖性令牌且地址队列接收到地址，调度器电路可调度第二存储器操作向存储器的发布。
存储器加速硬件存储器操作地址队列令牌存储器接口第二存储器操作队列指令队列集成电路排序关联队列接收令牌指示输入队列耦合调度器可调度缓冲电路存储集合响应申请发布

[发明专利]基于FPGA的DDR存储器抗单粒子翻转性能测试系统及方法-CN202210327153.1在审
发明人：刘璐;高扬;宛霁 -专利权人：西安微电子技术研究所
申请日： 2022-03-30 - 公布日： 2022-06-28 - 主分类号： G11C29/56 文献下载
摘要：本发明提出了基于FPGA的DDR存储器抗单粒子翻转性能测试系统及方法，包括FPGA和PC机；FPGA接收PC机发送的测试指令和测试数据，当测试指令为写指令时，对DDR存储器进行写操作，将测试数据写入DDR存储器；当测试指令为读指令时，对DDR存储器进行读操作，将所得读数据与测试数据比较，得到翻转的数据量，根据翻转的数据量得到测试结果返回PC机。FPGA根据PC机的测试指令，对DDR存储器进行读写访问，得到翻转的数据量，实现辐照环境中DDR存储器抗单粒子翻转性能的自动测试。
基于 fpga ddr 存储器粒子翻转性能测试系统方法

[实用新型]基于AR的儿童涂色系统-CN201621487745.6有效
发明人：伍永豪;赵亚丁;彭泉;曾贵平 -专利权人：武汉市马里欧网络有限公司
申请日： 2016-12-30 - 公布日： 2017-09-08 - 主分类号： G06F3/01 文献下载
摘要：一种基于AR的儿童涂色系统，包括如下组件用于采集用户的肢体语言信息的Kinect套件；用于存储需要填充的色彩信息的色彩信息存储器；用于存储各种涂色场景对应的场景模型素材的场景模型素材存储器；用于存储肢体语言操作控制指令信息以及肢体语言操作控制指令信息与肢体动作之间的关联关系表的指令信息存储器；用于定期分别向指令信息存储器、场景模型素材存储器、色彩信息存储器下发肢体语言操作控制指令信息以及肢体语言操作控制指令信息与肢体动作之间的关联关系表，各种涂色场景对应的场景模型素材，需要填充的色彩信息的更新信息的云端服务器；用于接收肢体语言信息，根据肢体语言信息对场景模型进行涂色的信息处理器。
基于 ar 儿童涂色系统

[发明专利]代码转换期间的屏障减少-CN201880067059.9有效
发明人： C·S·Y·邓;A·U·基尚 -专利权人：微软技术许可有限责任公司
申请日： 2018-10-09 - 公布日： 2023-09-26 - 主分类号： G06F8/52 文献下载
摘要：当在指令集架构(ISA)之间转换处理器指令时减少被屏障指令的发出。实施例包括获取根据第一处理器ISA被格式化的(多个)处理器指令块。(多个)块包括执行存储器操作的指令，该存储器操作的执行次序基于第一处理器ISA的硬件存储器模型而被约束。基于对(多个)处理器指令块的分析，确定至少一个指令的存储器操作能够被使得在第二处理器ISA的硬件存储器模型中与次序无关。基于该确定，发出根据第二处理器ISA被格式化的一个或多个无屏障处理器指令。(多个)无屏障处理器指令被构造为在没有排序约束的情况下执行存储器操作。
代码转换期间屏障减少

[发明专利]用于存储混洗指令的方法与装置-CN97190850.8无效
发明人： M·安;E·雅各布斯;H·哈姆帕普拉姆;李彦志 -专利权人：特莱麦迪雅技术公司
申请日： 1997-05-14 - 公布日： 2004-04-07 - 主分类号： G06F9/28 文献下载
摘要：指令高速缓冲存储器具有输入总线与输出总线，输入总线接收供存储在指令高速缓冲存储器中的位，输出总线包括用于并行输出指令的位的一组平行线路。为了简化高速缓冲存储器的配置，在该组平行线路上的指令位的输出次序不同于经由输入总线接收这些位的逻辑次序。在加载进高速缓冲存储器之前，混洗指令字的位。然后在从高速缓冲存储器读出这些字时，读线路便不需要交叉。
用于存储指令方法装置

[发明专利]存储器的控制方法及其系统、存储介质及终端设备-CN202010194145.5在审
发明人：俞斌 -专利权人： TCL移动通信科技（宁波）有限公司
申请日： 2020-03-19 - 公布日： 2020-07-14 - 主分类号： G06F3/06 文献下载
摘要：本申请公开了一种存储器的控制方法及其系统、存储介质及终端设备，所述方法包括：检测所述终端设备是否有待发送的指令包，所述指令包包括多个指令；当检测到所述终端设备有待发送的指令包时，记录所述终端设备向所述存储器中的控制器发送每一所述指令所对应的时间；当所述存储器中的控制器接收多个指令所形成的指令包时，从所述指令包中获取多个指令；以及所述存储器中的控制器依据每一所述指令所对应的时间执行所述指令。通过上述方法使得存储器中的控制器在对多个指令进行检验时，避免由于同时收到多个指令而导致指令之间的影响，防止指令执行失败，从而提高终端设备的检验效率。
存储器控制方法及其系统存储介质终端设备