专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]企业竞争壁垒评估方法及系统-CN201811161745.0在审
  • 不公告发明人 - 曹西军
  • 2018-09-30 - 2020-04-07 - G06Q10/06
  • 本发明公开一种企业竞争壁垒评估方法,包括:企业数据获取步骤,获取与企业竞争壁垒相关的数据;企业竞争壁垒评估步骤,基于预先获得的评估模型和因子对待评估企业的竞争壁垒从多个维度进行评估,得到所述待评估企业的竞争壁垒评估值;以及壁垒评估结果输出步骤,输出所述待评估企业的竞争壁垒评估值。本发明还提供一种企业竞争壁垒评估系统。利用本发明的企业竞争壁垒评估方法以及系统,可以对企业的竞争壁垒进行量化的评估,可以用于企业自身的自检和管理决策,也可以用于投资机构的投资决策。
  • 企业竞争壁垒评估方法系统
  • [发明专利]电容器及其制造方法-CN98125137.4有效
  • 前岛幸彦 - 日本电气株式会社;辛姆特瑞克斯公司
  • 1998-11-26 - 2004-05-05 - H01L27/10
  • 在集成电路电容器的制造中,在基片上形成基底氢壁垒层,为非导电的或导电的。然后形成下部电极层和铁电/电介质层并选择地刻蚀。在电介质层上形成一非导电氢壁垒层并选择刻蚀。顺序淀积上部电极和导电氢壁垒层并选择刻蚀。非导电氢壁垒层覆盖除上部电极的一部分外的电容器,导电氢壁垒层覆盖无非导电氢壁垒层的部分。因此基底壁垒层、非导电氢壁垒层和导电氢壁垒层一起整体覆盖电容器。
  • 电容器及其制造方法
  • [发明专利]使用动态宽度计算的壁垒同步-CN201480043435.2有效
  • 贝内迪克特·鲁宾·加斯特 - 高通股份有限公司
  • 2014-08-07 - 2017-04-12 - G06F9/52
  • 处理单元的定序器在运行时间确定群组线程的壁垒操作的壁垒宽度,其中所述壁垒宽度小于所述线程群组中的线程的总数,且其中所述线程群组中的线程在一或多个计算单元上执行数据并行代码。响应于所述线程群组的子群组中的每一线程已执行所述壁垒操作,所述子群组包含与所述壁垒宽度相同数目的线程,所述定序器可使得所述线程群组的所述子群组能够在所述壁垒操作之后在一或多个处理器上执行,而无需等待所述线程群组中的其它线程执行所述壁垒操作
  • 使用动态宽度计算壁垒同步
  • [发明专利]微流控装置及其驱动方法-CN201910244788.3有效
  • 周一安;席克瑞;林柏全;秦锋;李小和;刘金娥 - 上海天马微电子有限公司
  • 2019-03-28 - 2021-04-30 - B01L3/00
  • 本发明公开了一种微流控装置及其驱动方法,包括:衬底基板和位于衬底基板一侧的电极层;电极层包括第一电极、第二电极和第三电极;多个通道,通道至少包括一个第一电极、两个第二电极、一个第三电极和一个壁垒壁垒为T字型结构,且壁垒包括沿第一方向延伸的第一分部和沿第二方向延伸的第二分部;壁垒包括位于第一电极和第二电极之间的第一壁垒,第一壁垒的第一分部位于第一电极和第二电极之间,第一壁垒的第二分部位于两个第二电极之间;第三电极沿第一方向延伸,第三电极在衬底基板所在平面的垂直投影位于第一壁垒的第一分部在衬底基板所在平面的垂直投影内。
  • 微流控装置及其驱动方法
  • [发明专利]一种铝合金的耐腐蚀处理方法-CN201310516566.5无效
  • 任静儿 - 任静儿
  • 2013-10-28 - 2014-02-12 - C23F17/00
  • 本发明涉及一种铝合金的耐腐蚀处理方法,在铝或铝合金的表面形成厚5-20nm的致密的氧化层,使用酸性溶液对上述氧化层进行氧化处理;然后在氮气氛下进行壁垒型阳极氧化处理。在形成壁垒型阳极氧化膜之前,通过形成致密的氧化层,可以使壁垒型阳极氧化膜致密,可使其成为耐腐蚀性以及气体放出特性优良的壁垒型阳极氧化膜。
  • 一种铝合金腐蚀处理方法
  • [发明专利]半导体存储元件的制法-CN00808661.3有效
  • M·安格哈德特;V·维恩里奇;F·克雷普;M·希尔 - 因芬尼昂技术股份公司
  • 2000-06-09 - 2004-06-23 - H01L21/3213
  • 本发明涉及具有硅衬底的半导体元件,尤其是DRAM或FeRAM的一种制法,在硅衬底上安排了具有下电极,上电极和处于其间尤其是由铁电材料构成的介电层的至少一只存储电容器,其中,下电极通过尤其是由扩散壁垒或扩散壁垒与粘着层组合成夹层形成的壁垒层与硅衬底绝缘该壁垒层在存储电容器淀积前,借助尤其是由SiO2,SiN,SiON形成的硬掩模结构化。在结构化后残留的硬掩模层被去除暴露出结构化的壁垒层。,借助CVD(化学汽相沉积)将其埋入SiO2内,以及其特征为,应用SiO2-CMP(化学机械抛光)将残留的掩模层与SiO2埋入层一起从壁垒层的表面去除
  • 半导体存储元件制法

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