专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]制作钨插塞的方法-CN03109677.8有效
  • 廖雅卉;白弘吉;毛明瑞;李树恩 - 联华电子股份有限公司
  • 2003-04-10 - 2004-10-13 - H01L21/768
  • 一种于一半导体晶片上制作钨插塞的方法,该半导体晶片表面包含有一基底,一铜镶嵌结构设于该基底之上,一介覆盖于该铜镶嵌结构之上,以及一介洞穿过该介并通达该铜镶嵌结构顶部表面;首先于介洞底部及侧壁表面形成一氮化钽,然后于氮化钽表面形成一氮化钛;接着进行一化学气相沉积制程以于氮化钛上形成一钨金属并填入介洞内;最后进行一化学机械研磨制程,使钨金属约略与介表面切齐,以于介洞形成钨插塞;本发明主要利用氮化钽以及氮化钛同时作为阻障,以有效阻绝钨插塞下方连接的镶嵌结构内铜金属挤出至介洞内;由于氮化钛金属对于钨金属的附着能力相当良好,使得本发明可直接利用化学气相沉积法于氮化钛上沉积钨金属
  • 制作钨插塞方法
  • [发明专利]降低铜镶嵌工艺线间漏电流的方法-CN200410018460.3无效
  • 郭强;李虹;林大野;朱朝嵩 - 上海宏力半导体制造有限公司
  • 2004-05-19 - 2005-11-23 - H01L21/768
  • 本发明提供一种降低铜镶嵌工艺中铜线间漏电流的方法,它是在一半导体结构上形成一第一介与一第二介,第二介的电学和机械性能优于第一介,其介电常数可能略高于第一介。经光刻胶转移图案后,进行镶嵌工艺中的沟槽刻蚀,采用多次刻蚀方法以形成一底部具有圆滑角落的沟槽。在后续铜金属的化学机械抛光(CMP)时,保留一定厚度的第二介,从而使铜导线上部两角覆盖在电学性能较好的第二介中,而下部两个角具有圆滑角落。本发明制作的结构可以降低铜线间的漏电流。
  • 降低镶嵌工艺漏电方法
  • [发明专利]极静电卡盘的部分上具有电极的极静电卡盘-CN201980015431.6在审
  • 曹生贤 - 应用材料公司
  • 2019-03-06 - 2020-10-16 - H01L21/683
  • 公开一种极静电卡盘。极静电卡盘包括:底座;下部介,形成于底座的整个上部表面上;边缘电极部分,沿着边沿形成在下部介的上部侧上,边缘电极部分包括第一电极和第二电极,第二电极与第一电极分隔开且具有与第一电极的极性不同的极性;和上部介,形成于下部介和边缘电极部分的上部侧上,其中,在平面图中,极静电卡盘划分成边缘电极形成区域和中心区域,边缘电极形成区域对应至从边缘至边缘电极部分的区域,且中心区域对应至除了边缘电极形成区域之外的区域
  • 静电卡盘部分具有电极

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