[发明专利]FPGA内部互联线延时测试方法在审
| 申请号： | 202111120219.1 | 申请日： | 2021-09-24 |
| 公开（公告）号： | CN113848455A | 公开（公告）日： | 2021-12-28 |
| 发明（设计）人： | 夏明刚;柴政;王玉嫣;丛伟林;刘云博 | 申请（专利权）人： | 成都华微电子科技有限公司 |
| 主分类号： | G01R31/28 | 分类号： | G01R31/28 |
| 代理公司： | 成都惠迪专利事务所(普通合伙) 51215 | 代理人： | 刘勋 |
| 地址： | 610000 四川省成都市*** | 国省代码： | 四川;51 |
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| 摘要： | FPGA内部互联线延时测试方法，涉及集成电路技术，本发明包括下述步骤：1)针对选定区域，确定输入IO和输出IO；2)第一次配置FPGA，在输入IO和输出IO之间建立第一路径，然后测试输入IO到输出IO之间的时延，记为第一时延值T1，所述第一路径由M个互联开关级联构成；3)第二次配置FPGA，在输入IO和输出IO之间建立第二路径，然后测试输入IO到输出IO之间的时延，记为第二时延值T2，所述第二路径由N个互联开关级联构成；4)通过下式计算该选定区域互联开关平均时延：(T1‑T2)/(M‑N)，所述M和N均为正整数，且M≠N。本发明具有灵活、准确的特点。 | ||
| 搜索关键词： | fpga 内部 互联线 延时 测试 方法 | ||
【主权项】：
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