[发明专利]基于FPGA的高光谱目标跟踪系统及方法有效
申请号: | 201810744004.9 | 申请日: | 2018-07-09 |
公开(公告)号: | CN110275842B | 公开(公告)日: | 2022-10-21 |
发明(设计)人: | 赵永强;陈家新;陈路路 | 申请(专利权)人: | 西北工业大学 |
主分类号: | G06F12/0884 | 分类号: | G06F12/0884;G06F12/0831 |
代理公司: | 西安佳士成专利代理事务所合伙企业(普通合伙) 61243 | 代理人: | 李东京;李丹 |
地址: | 710068 陕西*** | 国省代码: | 陕西;61 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明公开了一种基于FPGA的高光谱目标跟踪系统及方法,将高光谱数据传输到FPGA上进行并行处理,可以实现高光谱图像的实时跟踪。本发明包括数据输入/输出模块,图像数据存储模块,特征提取模块和CPU核心模块;所述CPU核心模块包含FPGA;数据输入/输出模块与PC端上位机通讯连接,将PC端上位机上的图像导入到CPU核心模块的FPGA中采用图像数据存储模块进行存储,并在每帧跟踪结束后将跟踪结果上传到PC端上位机进行显示;图像输入/输出模块的输入端连接PC端上位机,图像输入/输出模块的输出端连接图像数据存储模块;数据经由PLB总线传输到FPGA后,再传输到特征提取模块,特征提取模块的输出端连接CPU核心模块。 | ||
搜索关键词: | 基于 fpga 光谱 目标 跟踪 系统 方法 | ||
【主权项】:
1.基于FPGA的高光谱目标跟踪系统,其特征在于:包括数据输入/输出模块,图像数据存储模块,特征提取模块和CPU核心模块;所述CPU核心模块包含FPGA;数据输入/输出模块与PC端上位机通讯连接,将PC端上位机上的图像导入到CPU核心模块的FPGA中采用图像数据存储模块进行存储,并在每帧跟踪结束后将跟踪结果上传到PC端上位机进行显示;图像输入/输出模块的输入端连接PC端上位机,图像输入/输出模块的输出端连接图像数据存储模块;数据经由PLB总线传输到FPGA后,再传输到特征提取模块,特征提取模块的输出端连接CPU核心模块。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于西北工业大学,未经西北工业大学许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201810744004.9/,转载请声明来源钻瓜专利网。
- 同类专利
- 一种基于深度学习的高效数据加载方法、设备及存储介质-202310267674.7
- 刘成健;史鹏程;李艺鸿 - 深圳技术大学
- 2023-03-14 - 2023-07-25 - G06F12/0884
- 本发明提供一种基于深度学习的高效数据加载方法、设备及存储介质,该方法包括以二进制读取的方式打开每个小文件,依次将每个小文件的二进制数据加入到数据块中,生成数据块的数据结构;启动数据块的数据加载,在第一个epoch加载第一个miniBatch时,将所有数据缓存在内存中以供重用;重复使用一半加载的数据,每隔一个miniBatch在磁盘中加载一半所需的数据;将从磁盘和缓存中加载的数据整合后送到GPU中训练,并进行下一个miniBatch的加载;删除缓存中的访问数据以释放内存,使缓存能够适应有限的内存大小。本发明通过将小文件压缩成数据块以及设计有合理的缓存策略,在不影响准确率的情况下,大大减少了数据加载时间以及整体运行时间。
- 一种并发数据的缓存方法及装置-201610210432.4
- 徐驰 - 合肥锐世数字科技有限公司
- 2016-04-07 - 2023-05-05 - G06F12/0884
- 一种并发数据的缓存方法,A每组数据写入,A1监测是否有写锁定状态缓存分区:若有转入步骤A2‑2;若无A2监测是否存在空闲状态缓存分区:A21若有A21‑1选定一组空闲状态缓存分区置为写锁定状态;A21‑2向缓存分区写入数据:A21‑3判断数据是否写入成功:若成功,则该组数据写入完成;若失败,则将该缓存分区置为写满状态,转入步骤A1;A22若无空闲状态缓存分区,结束数据写入;步骤B数据读取,B1实时监测是否存在写满状态下缓存分区:若有B11选定该组缓存分区置为读锁定状态;B12读取该缓存分区内的缓存数据,当判断缓存分区读取完毕时,将其设为空闲状态,转入步骤B1;若没有,转入步骤B1,继续数据读取,其对缓存分区访问施加严格读写锁,可有效优化数据处理速率。
- 用于缓存管理的方法和设备-201710523416.5
- 李雄成;徐鑫磊;杨利锋;奉昌玉;贾瑞勇 - 伊姆西IP控股有限责任公司
- 2017-06-30 - 2023-04-25 - G06F12/0884
- 本公开的实施例涉及用于缓存管理的方法和设备。该方法包括:接收与处理器核相关联的I/O请求;响应于在缓存中未命中该I/O请求所针对的第一数据,确定该第一数据的第一目标地址是否被记录在多个缓存历史列表之一中;响应于确定该第一目标地址未被记录在该多个缓存历史列表中,将该第一目标地址和该第一目标地址的初始访问计数存储在第一空闲缓存历史列表的第一节点中,该第一空闲缓存历史列表与该处理器核相关联地被预先确定;以及将该第一节点添加到该多个缓存历史列表中与该I/O请求相关联的第一缓存历史列表。
- 地址访问方法、装置及系统-202211627093.1
- 徐润生;朱艳青 - 胜达克半导体科技(上海)股份有限公司
- 2022-12-16 - 2023-03-07 - G06F12/0884
- 本发明涉及一种地址访问方法、装置及系统,该方法包括读操作和写操作,读操作包括将设备端内部所有模块的同类寄存器映射到同一地址段上;在接收到针对该地址进行访问的实读指令后,通过block read访问整段地址空间,获取所有模块的同类寄存器的数据;将数据发送至主机端;写操作包括将所有写操作编码为指令+操作数的数据格式;主机端将多条写操作数据存储为数据块并一次性写入设备端;设备端仅对数据进行逐条解码,按照指令将写操作分发给不同模块进行并行寻址寄存器,将对应的操作数同步写入相应的寄存器中。本发明对寄存器采取块读取、并行写入的方法,在尽可能高效利用总线带宽的基础上显著提高总线访问寄存器的执行效率。
- 用于并行处理器中动态共享存储空间的方法及相应处理器-202211068433.1
- 苏叶华 - 北京登临科技有限公司;上海登临科技有限公司
- 2022-09-02 - 2022-12-02 - G06F12/0884
- 本申请提供了用于在并行处理器中动态共享存储空间的方法及相应处理器,处理器本地存储器的存储空间的一部分作为本地内存使用,而另一部分作为高速缓冲存储器使用。处理器的访存控制单元根据收到的对本地内存大小和高速缓冲存储器大小的设置,分别更新本地内存和高速缓冲存储器在处理器的存储器中的起始位置;高速缓冲存储器根据高速缓冲存储器大小及其在处理器的存储器中的起始位置,确定各缓存块在存储器中对应的新的数据存储位置,并在各标签存储位置与各缓存块的新数据存储位置之间建立映射。该方案允许用户动态调整处理器中本地内存和高速缓冲存储器的存储空间大小,在改善处理器对于应用程序的执行性能的同时又不增加芯片面积和硬件成本。
- 支持SIMT架构的高速缓冲存储器及相应处理器-202211068513.7
- 苏叶华 - 北京登临科技有限公司;上海登临科技有限公司
- 2022-09-02 - 2022-11-25 - G06F12/0884
- 本申请提供了支持SIMT架构的高速缓冲存储器及相应处理器,包括控制器、标签存储单元、数据存储单元和用于保存标签与缓存块之间的映射关系的映射单元。对于接收到的访存请求,控制器在缓存命中时根据映射单元确定命中的标签所对应的缓存块;在缓存未命中时为该访存请求分配新标签来替换标签存储单元中的一个标签,为该访存请求分配新的缓存块,在映射单元中建立新分配的标签与缓存块之间的映射;将被替换的标签对应的缓存块设定为处于未与标签绑定的状态,但仍将其保留在数据存储单元中。该方案在不改变高速缓冲存储器的现有标签检索范围和存储空间的情况下,允许在高速缓冲存储器中无条件地暂存一条SIMT指令中所有线程的数据。
- 基于FPGA的高光谱目标跟踪系统及方法-201810744004.9
- 赵永强;陈家新;陈路路 - 西北工业大学
- 2018-07-09 - 2022-10-21 - G06F12/0884
- 本发明公开了一种基于FPGA的高光谱目标跟踪系统及方法,将高光谱数据传输到FPGA上进行并行处理,可以实现高光谱图像的实时跟踪。本发明包括数据输入/输出模块,图像数据存储模块,特征提取模块和CPU核心模块;所述CPU核心模块包含FPGA;数据输入/输出模块与PC端上位机通讯连接,将PC端上位机上的图像导入到CPU核心模块的FPGA中采用图像数据存储模块进行存储,并在每帧跟踪结束后将跟踪结果上传到PC端上位机进行显示;图像输入/输出模块的输入端连接PC端上位机,图像输入/输出模块的输出端连接图像数据存储模块;数据经由PLB总线传输到FPGA后,再传输到特征提取模块,特征提取模块的输出端连接CPU核心模块。
- 缓存系统及相关方法-201710250202.5
- 杨利锋;徐鑫磊;高健;李雄成;奉昌玉 - 伊姆西IP控股有限责任公司
- 2017-04-17 - 2022-05-13 - G06F12/0884
- 本公开的实施例提供了缓存系统及相关方法。该缓存系统包括第一流水线模块,包括能够执行第一多个操作的第一多个顺序处理阶段。第一多个操作响应于针对持久性存储设备的第一多个类型的输入/输出I/O请求而被执行,并且第一多个操作中每个操作是第一多个类型的I/O请求中的至少两个类型的I/O请求的公共操作。缓存系统还包括控制模块,被配置为确定针对持久性存储设备的第一待处理I/O请求的第一类型,以及响应于第一类型为第一多个类型之一,使得第一流水线模块被执行以处理第一待处理I/O请求。
- 信息获取方法、装置和电子设备-202111044239.5
- 龚文彪 - 上海砹芯科技有限公司
- 2021-09-07 - 2021-12-24 - G06F12/0884
- 本申请提出一种信息获取方法、装置和电子设备。其中,信息获取方法包括:获取待获取信息的标识信息;基于标识信息在cache中的多个子cache并行查询待获取信息;响应于存在至少一个候选子cache存储有待获取信息,获取候选子cache的优先级,确定优先级最高的候选子cache为第一目标子cache,其中,子cache的优先级与存储的信息量负相关;从第一目标子cache获取待获取信息。由此,可基于待获取信息的标识信息在多个子cache并行查询待获取信息,有效提高了cache的查询速度,并可从存储信息量最少的候选子cache中获取待获取信息,有效缩短了信息获取时长,降低了信息获取所需功耗。
- 异构加速计算优化方法、装置、设备及可读存储介质-202110427011.8
- 胡水海;陆万航 - 深圳致星科技有限公司
- 2021-04-20 - 2021-08-03 - G06F12/0884
- 本申请公开了一种异构加速计算优化方法、装置、设备及可读存储介质,所述异构加速计算优化方法包括:获取明文数据,并基于第一内存拷贝算子集合,将所述明文数据由CPU内存拷贝至异构芯片内存;基于密态计算算子集合,对所述明文数据进行常驻于所述异构芯片内存的密态计算,获得密态计算结果;将所述密态计算结果反馈至所述CPU内存。本申请解决了异构联邦学习框架计算效率低的技术问题。
- 一种基于FPGA的DMX512信号高效缓存并发系统-201711129430.3
- 张淑琴;郑慧伟;谢沛;杨琳;孟庆阳;杨润光;陈亮;黄军 - 中国计量大学
- 2017-11-15 - 2021-05-04 - G06F12/0884
- 本发明提供一种基于FPGA的DMX512信号高效缓存并发系统,包括数据库、数据输入接口、存储模块1、存储模块2、数据暂存模块以及8个DMX512数据输出模块;其中数据库用于提供当前存储模块序号、读使能信号、读地址信号、DMX512数据帧、数据暂存字节数、DMX512数据更新时间;其中数据输入接口与存储模块1、存储模块2相连,存储模块1、存储模块2与数据暂存模块相连,数据暂存模块与8个DMX512数据输出模块相连;本发明可以将8个灯光信号数据包转换成8路标准DMX512信号并行输出,具备高效稳定的数据转换特点,且兼容不同型号的FPGA芯片移植代码,通用性好。
- 多入口的全相联的高速缓冲存储器及数据管理方法-202010614315.0
- 谭吉来;黄涛;刘雨婷;李瑞鹏;侯子超;王东琳 - 北京思朗科技有限责任公司
- 2020-06-30 - 2020-11-03 - G06F12/0884
- 本申请公开了一种多入口的全相联的高速缓冲存储器及数据管理方法,存储器包括数据同步管理模块和片内存储管理模块,片内存储管理模块包括仲裁模块和片内存储体。该存储器在接收到多个读取请求时,如果存在至少两个具有相同读取地址的读取请求,仅读取一次即同时响应具有相同读取地址的读取请求,当该组请求命中缓冲存储器时仅读取缓冲存储器一次。在多个主设备以突发方式访问相同地址区间或访问有交叠的地址区间时,所述的缓冲存储器可以实现读一遍数据响应多个主设备,不需要为每个主设备重复访问相同地址,进而降低功耗、提高效率;所述的缓冲存储器可以并行处理多组具有相同地址的读写请求,整体访问效率高。
- 一种用于并发读取多个存储单元的地址合并处理电路-201611140117.5
- 韩一鹏;田泽;牛少平;许宏杰;任向隆;魏艳艳 - 中国航空工业集团公司西安航空计算技术研究所
- 2016-12-12 - 2020-04-28 - G06F12/0884
- 本发明属于集成电路技术领域,涉及一种用于并发读取多个存储单元的地址合并处理电路,包括:冲突检测和控制调度单元(1)、地址收集合并单元(2)、地址Crossbar(4)、数据缓存(3)和数据Crossbar(5)。本发明提供的一用于并发读取多个存储单元的地址合并处理电路,用于实现寄存器文件与存储器之间的数据交换,可同时运行n个并行/并发执行的任务,支持地址比较合并,支持非阻塞操作。
- 多plane存储介质的顺序读方法及相关装置-201911121592.1
- 吕玉彬;戚勇 - 苏州浪潮智能科技有限公司
- 2019-11-15 - 2020-04-10 - G06F12/0884
- 本申请公开了一种多plane存储介质的顺序读方法,包括:当对第一plane中的第一目标数据进行顺序读操作时,判断与所述第一目标数据连续的第二目标数据是否存储于其他plane中;若是,则当从所述第一plane中读取所述第一目标数据的同时,从所述其他plane中获取所述第二目标数据,将所述第二目标数据存储于缓存中;当读取所述第二目标数据时,从所述缓存中获取所述第二目标数据。通过当存在对应的连续数据存储于其他plane中,同时将连续数据读取出并存储于缓存中,提高后续读取过程的命中率和数据读取速度。本申请还公开了一种多plane存储介质的顺序读装置、服务器以及计算机可读存储介质,具有以上有益效果。
- 应用统一缓存架构为非易失存储介质组装数据-201811203690.5
- 刘玉进;孙清涛 - 北京忆恒创源科技有限公司
- 2018-10-16 - 2020-04-07 - G06F12/0884
- 本申请涉及存储技术,具体地,涉及应用统一缓存架构为非易失存储介质组装数据。本申请采用的技术方案是:将缓存单元关联到虚拟页;根据虚拟页提供的物理地址与缓存单元的索引,将从缓存单元获取的数据写入NVM芯片。
- 数据处理方法及装置-201810488724.3
- 伍春霖;任茂 - 迈克医疗电子有限公司
- 2018-05-21 - 2018-10-19 - G06F12/0884
- 本发明涉及数据处理技术领域,特别涉及一种数据处理方法及装置。该方法为:采集针对一个细胞并行产生的各个光信号,并将各个光信号分别转换成相应的数字信号;将各数据信号组包成指定数据宽度的数据包,并存储至本地第一缓存器,以及在判定第一缓存器中缓存的数据量大于等于第一设定阈值时,将第一缓存器中缓存的数据包写入外置存储设备,其中,指定数据宽度是基于外置存储设备的总线宽度预设的;从外置存储设备获取数据包,并对获取到的数据包进行解包处理,将解包处理后得到的数字信号存储至本地第二缓存器,以及在接收到上位机的数据上传指令时,将第二缓存器中缓存的相应的数字信号上报至上位机进行相应处理。
- 阵列处理器中簇内存储访问行列两级交换电路-201610866337.X
- 蒋林;郭佳乐;山蕊;朱筠;谢晓燕;刘镇弢;张新 - 西安邮电大学
- 2016-09-30 - 2018-08-24 - G06F12/0884
- 簇内存储访问行列两级交换电路主要适用于上层为4*4个轻核处理单元PE组成的阵列处理器簇PEG,下层为4*4个512*16bit大小RAM块的阵列结构中,完成阵列处理器与分布式存储间高速数据交互访问,属于集成电路设计技术领域。本设计采用“行交换+列交换”的两级交换结构,通过行列两级交换结构及本地存储单元优先访问策略,能够完成4*4阵列处理器对16个分布式存储块的并行全访问,支持本地存储优先访问远程存储次之的优先级策略,减小数据访问延迟、提高访存带宽、提高资源利用率。
- 一种全相联指令Cache-201711281037.6
- 韩一鹏;牛少平;魏艳艳;郝冲;邓艺;齐宇心 - 中国航空工业集团公司西安航空计算技术研究所
- 2017-12-06 - 2018-07-06 - G06F12/0884
- 本发明涉及计算机硬件技术领域,公开了一种全相联指令Cache,包含:标签控制模块1,将取指地址与标签控制模块1保存的地址进行比较,若命中,则直接从存储器模块3相应地址中取出指令数据,返回给请求发起方;如果未命中,则对未命中Cache的取指请求进行缓存,并发起向内存的取指请求,待内存返回数据后,结合PLRU算法模块2产生的更新地址,更新存储器模块3相应地址中保存的指令数据,而后,标签控制模块1对缓存的未命中请求进行第二次比较;PLRU算法模块2,利用标签控制模块1将最长时间内没有被访问的Cache块地址作为更新地址返回给标签控制模块1;存储器模块3,用于保存内存映射到Cache中的指令数据。
- 专利分类