[发明专利]FPGA运算电路和斯皮尔曼秩次相关系数的求解方法

摘要

本发明实施例公开了一种FPGA运算电路和斯皮尔曼秩次相关系数的求解方法，该电路包括：比较器阵列，减法器阵列，阵列乘法累加器，乘法器，开方器，除法器，排序电路，行、列存储块，流水线，控制单元，寄存器。本发明实施例提供的技术方案，通过改进由广义相关系数导出斯皮尔曼秩次相关系数的部分定义式，从而能够简化基于广义相对系数设计的FPGA运算硬件电路，加快运算速度，达到实时、快速对SR求解目的。

主权项

1.一种FPGA运算电路，其特征在于，包括：比较器阵列，用于根据信号Xi计算aij；减法器阵列，用于根据信号Yi计算bij；阵列乘法累加器，用于计算乘法器，用于计算T2×T3；开方器，用于计算除法器，用于计算排序电路，用于升序排列信号Yi，返回Yi的秩次Q1…Qn；行、列存储块，用于串行寄存信号Xi或者并行寄存秩次Q1…Qn，其支持块寻址；流水线，用于暂存中间运算结果；控制单元，用于时序控制阵列乘法累加器；寄存器，用于寄存最终运算结果；信号在送入该电路后执行的运算步骤为：1)信号Xi送入行、列存储块中，得到X1…Xi…Xn和X1…Xj…Xn，完成一级缓存；2)步骤1)中得到的X1…Xi…Xn和X1…Xj…Xn送入比较器阵列，完成n2次比较操作，得到aij＝sign(xj‑xi)，并送入流水线中，完成二级缓存；3)信号Yi送入排序电路，得到秩次Q1…Qn，该过程并行完成n2次排序操作；4)秩次Q1…Qn送入行、列存储块中，得到Q1…Qi…Qn和Q1…Qj…Qn，完成一级缓存；5)步骤4)中得到的Q1…Qi…Qn和Q1…Qj…Qn送入减法器阵列，完成n2次减法操作，得到bij＝Qj‑Qi，并送入流水线中，完成二级缓存；6)步骤2)和步骤5)中得到的a_ij＝sign(x_j‑x_i)和b_ij＝Q_j‑Q_i同时送入阵列乘法累加器，在控制单元控制下，分时完成7)步骤6)中得到的送入乘法器，完成8)步骤7)中得到的送入开方器，完成9)步骤6)和步骤8)中得到的和送入除法器，完成10)、步骤9)中得到的运算结果送入寄存器中，整个操作完成；其中，i，j＝1…n。