[发明专利]FPGA运算电路和斯皮尔曼秩次相关系数的求解方法

权利要求书

1.一种FPGA运算电路，其特征在于，包括：

比较器阵列，用于根据信号X_i计算a_ij；

减法器阵列，用于根据信号Y_i计算b_ij；

阵列乘法累加器，用于计算

乘法器，用于计算T2×T3；

开方器，用于计算

除法器，用于计算

排序电路，用于升序排列信号Y_i，返回Y_i的秩次Q₁…Q_n；

行、列存储块，用于串行寄存信号X_i或者并行寄存秩次Q₁…Q_n，其支持块寻址；

流水线，用于暂存中间运算结果；

控制单元，用于时序控制阵列乘法累加器；

寄存器，用于寄存最终运算结果；

信号在送入FPGA运算电路后执行的运算步骤为：

1)信号X_i送入行、列存储块中，得到X₁…X_i…X_n和X₁…X_j…X_n，完成一级缓存；

2)步骤1)中得到的X₁…X_i…X_n和X₁…X_j…X_n送入比较器阵列，完成n²次比较操作，得到a_ij＝sign(x_j-x_i)，并送入流水线中，完成二级缓存；

3)信号Y_i送入排序电路，得到秩次Q₁…Q_n，并行完成n²次排序操作；

4)秩次Q₁…Q_n送入行、列存储块中，得到Q₁…Q_i…Q_n和Q₁…Q_j…Q_n，完成一级缓存；

5)步骤4)中得到的Q₁…Q_i…Q_n和Q₁…Q_j…Q_n送入减法器阵列，完成n²次减法操作，得到b_ij＝Q_j-Q_i，并送入流水线中，完成二级缓存；

6)步骤2)和步骤5)中得到的a_ij＝sign(x_j-x_i)和b_ij＝Q_j-Q_i同时送入阵列乘法累加器，在控制单元控制下，分时完成

7)步骤6)中得到的送入乘法器，完成

8)步骤7)中得到的送入开方器，完成

9)步骤6)和步骤8)中得到的和送入除法器，完成

10)、步骤9)中得到的运算结果送入寄存器中，整个操作完成；

其中，i，j＝1…n；

所述阵列乘法累加器包括：

乘法器阵列，用于计算a_ij²、b_ij²、a_ijb_ij，其中i，j＝1…n；

加法器，用于计算

信号在送入FPGA运算电路后执行的运算步骤为：

1)a_ij＝sign(x_j-x_i)和b_ij＝Q_j-Q_i同时送入相应的乘法器阵列，在控制单元控制下，分时完成n²次并行输入乘法运算，得到[sign(X_j-X_i)]²、(Q_j-Q_i)²、sign(X_j-X_i)(Q_j-Q_i)；

2)步骤1)中得到的[sign(X_j-X_i)]²、(Q_j-Q_i)²、sign(X_j-X_i)(Q_j-Q_i)同时送入相应的加法器，分时完成n²次并行输入加法运算，得到

其中，i，j＝1…n。