[发明专利]半导体存储装置及存储器系统在审
| 申请号： | 201810088575.1 | 申请日： | 2018-01-30 |
| 公开（公告）号： | CN109493903A | 公开（公告）日： | 2019-03-19 |
| 发明（设计）人： | 梶山朋子;菅原昭雄;原田佳和;有薗大介 | 申请（专利权）人： | 东芝存储器株式会社 |
| 主分类号： | G11C16/08 | 分类号： | G11C16/08;G11C16/10;G11C16/24 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 杨林勳 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供可缩短写入动作所花费的时间的半导体存储装置及存储器系统。半导体存储装置包含：第1及第2平面；第1锁存电路，保存从外部输入的页面；第2锁存电路，保存从第1锁存电路传输且含第1比特的页面；第3锁存电路，保存从第1锁存电路传输且含第2比特的页面；第4锁存电路，保存从外部输入的页面；第5锁存电路，保存从第4锁存电路传输且含第1比特的页面；第6锁存电路，保存从第4锁存电路传输且含第2比特的页面；及控制电路，控制写入动作。控制电路在执行第1处理的同时并行执行第2处理，第1处理是从外部接收含第1指令、地址、数据及第2指令的第1指令序列，第2处理是从第1锁存电路向第2锁存电路或第3锁存电路传输数据。 | ||
| 搜索关键词： | 锁存电路 页面 保存 半导体存储装置 传输 存储器系统 控制电路 写入动作 外部 指令 并行执行 传输数据 指令序列 | ||
【主权项】：
1.一种半导体存储装置，其特征在于具备：第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；第1锁存电路，对应所述第1平面设置，保存从外部输入且包含数据列的页面；第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；第4锁存电路，对应所述第2平面设置，保存从外部输入的页面；第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；第6锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第2比特的页面；及控制电路，控制写入动作；且所述控制电路在执行第1处理的同时并行执行第2处理，所述第1处理是从外部接收包含第1指令、地址、数据、及第2指令的第1指令序列，所述第2处理是从所述第1锁存电路向所述第2锁存电路或所述第3锁存电路传输数据。
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