[发明专利]用以形成柱掩膜元件的多重图案化制程有效
| 申请号： | 201710770107.8 | 申请日： | 2017-08-31 |
| 公开（公告）号： | CN107799403B | 公开（公告）日： | 2021-06-29 |
| 发明（设计）人： | S·帕尔;G·洛布;A·克兰西 | 申请（专利权）人： | 格芯(美国)集成电路科技有限公司 |
| 主分类号： | H01L21/033 | 分类号： | H01L21/033 |
| 代理公司： | 北京戈程知识产权代理有限公司 11314 | 代理人： | 程伟;王锦阳 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及用以形成柱掩膜元件的多重图案化制程，其中，一种方法包括在处理层上方形成硬掩膜层堆叠。该堆叠包括第一、第二及第三硬掩膜层。图案化该第三硬掩膜层，以在其中定义第一掩膜元件并暴露该第二硬掩膜层的部分。图案化该第二硬掩膜层，以在其中定义位于该第一掩膜元件下方的第二掩膜元件，以及第三掩膜元件，且暴露该第一硬掩膜层的部分。图案化该第一硬掩膜层，以在其中定义位于该第二掩膜元件下方的第四掩膜元件、位于该第三掩膜元件下方的第五掩膜元件，以及第六掩膜元件，并暴露该处理层的部分。蚀刻该处理层，以移除未被该第一硬掩膜层覆盖的该处理层的部分。 | ||
| 搜索关键词： | 用以 形成 柱掩膜 元件 多重 图案 化制程 | ||
【主权项】：
一种方法，包括：在处理层上方形成硬掩膜层堆叠，该堆叠包括第一硬掩膜层、第二硬掩膜层及第三硬掩膜层；图案化该第三硬掩膜层，以在其中定义第一掩膜元件并暴露该第二硬掩膜层的部分；图案化该第二硬掩膜层，以在其中定义位于该第一掩膜元件下方的第二掩膜元件，以及第三掩膜元件，且暴露该第一硬掩膜层的部分；图案化该第一硬掩膜层，以在其中定义位于该第二掩膜元件下方的第四掩膜元件、位于该第三掩膜元件下方的第五掩膜元件，以及第六掩膜元件，并暴露该处理层的部分；以及蚀刻该处理层，以移除未被该第一硬掩膜层覆盖的该处理层的部分。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
