[发明专利]基于FPGA的三维卷积器在审
| 申请号： | 201710630095.9 | 申请日： | 2017-07-28 |
| 公开（公告）号： | CN107403117A | 公开（公告）日： | 2017-11-28 |
| 发明（设计）人： | 王海;赵伟;沈越;邵梦君;王珂;王中正 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | G06G7/19 | 分类号： | G06G7/19;G06F17/15 |
| 代理公司： | 陕西电子工业专利中心61205 | 代理人： | 韦全生,王品华 |
| 地址： | 710071 陕*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明提出了一种基于FPGA的三维卷积器，用于解决现有技术中存在的输入数据重复载入的技术问题，包括在FPGA中实现的六个模块，其中输入数据存储模块，用于对待处理特征图进行输入缓存；三维卷积核存储模块，用于在FPGA内部以多个二维卷积核的形式存储一个三维卷积核；二维卷积器阵列模块，用于将待处理特征图与三维卷积核卷积后输出；中间数据延迟线模块，用于将指定的二维卷积器卷积结果相加、对相加结果延迟后输出；加法器模块，用于将二维卷积器阵列模块输出和中间数据延迟线输出相加并输出；数据输出控制器模块，用于控制加法器模块多个输出的先后顺序。本发明能够显著提升三维卷积运算速度，可用于目标跟踪或行为检测等方面。 | ||
| 搜索关键词： | 基于 fpga 三维 卷积 | ||
【主权项】：
基于FPGA的三维卷积器，包括在FPGA中实现的输入数据存储模块、二维卷积器阵列模块、加法器模块和数据输出控制器模块，其中：输入数据存储模块，用于将多幅待处理特征图缓存在FPGA内部RAM中，并发送；二维卷积器阵列模块，包括多个二维卷积器，用于对多幅待处理特征图与二维卷积核进行卷积，并输出多个卷积结果；加法器模块，包括多个多输入加法器，用于将二维卷积器阵列模块输出的多个卷积结果与中间数据延迟线模块的输出相加并输出；数据输出控制器模块，用于控制加法器模块的多个相加结果输出的先后顺序，并将多个相加结果输出；其特征在于：所述基于FPGA的三维卷积器，还包括三维卷积核存储模块和中间数据延迟线模块，其中：三维卷积核存储模块，用于存储三维卷积核的数值，并将三维卷积核的数值输出给二维卷积器阵列模块；中间数据延迟线模块，包括多条中间数据延迟线，每条中间数据延迟线与一个或多个二维卷积器相连，用于将一个二维卷积器的卷积结果延迟后输出，或将多个二维卷积器的卷积结果相加，并将相加结果延迟后输出。
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