[发明专利]一种测试结构及其布设方法有效
| 申请号： | 201611147621.8 | 申请日： | 2016-12-13 |
| 公开（公告）号： | CN107046020B | 公开（公告）日： | 2019-07-26 |
| 发明（设计）人： | 赵毅;瞿奇;陈玉立;彭飞;田武;梁卉荣 | 申请（专利权）人： | 武汉新芯集成电路制造有限公司 |
| 主分类号： | H01L23/544 | 分类号： | H01L23/544 |
| 代理公司： | 上海申新律师事务所 31272 | 代理人： | 俞涤炯 |
| 地址： | 430205 湖北*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法，设置多个焊盘并于每个焊盘底部设置一个下部电路，包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；于每个下部电路中设置数量相同且按方位分布的多个NMOS晶体管；采用第一组连线将所有NMOS晶体管的源极并联至第一焊盘上；采用第二组连线将所有NMOS晶体管的衬底并联至第二焊盘上；采用第三组连线将所有NMOS晶体管的栅极并联至第三焊盘上；采用第四组连线将相同位置上的NMOS晶体管的漏极并联至一个第四焊盘上，不同位置的NMOS晶体管对应不同的第四焊盘，能够同时测试多个测试结构，并分析下部电路中处于不同方位的NMOS晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置的偏移方向。 | ||
| 搜索关键词： | 一种 测试 结构 及其 布设 方法 | ||
【主权项】：
1.一种测试结构，应用于晶片允收测试过程，其特征在于，包括：多个焊盘；下部电路；每个所述焊盘底部分别设置有一个所述下部电路；所述焊盘包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；每个所述下部电路包括数量相同且按方位分布的多个NMOS晶体管；第一组连线，将所有所述NMOS晶体管的源极并联至所述第一焊盘上；第二组连线，将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；第三组连线，将所有所述NMOS晶体管的栅极并联至所述第三焊盘上；第四组连线，将相同位置上的所述NMOS晶体管的漏极并联至一个所述第四焊盘上，并且不同位置的所述NMOS晶体管对应不同的所述第四焊盘。
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