[发明专利]一种测试结构及其布设方法

说明书

本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法，设置多个焊盘并于每个焊盘底部设置一个下部电路，包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；于每个下部电路中设置数量相同且按方位分布的多个NMOS晶体管；采用第一组连线将所有NMOS晶体管的源极并联至第一焊盘上；采用第二组连线将所有NMOS晶体管的衬底并联至第二焊盘上；采用第三组连线将所有NMOS晶体管的栅极并联至第三焊盘上；采用第四组连线将相同位置上的NMOS晶体管的漏极并联至一个第四焊盘上，不同位置的NMOS晶体管对应不同的第四焊盘，能够同时测试多个测试结构，并分析下部电路中处于不同方位的NMOS晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置的偏移方向。

技术领域

本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法。

背景技术

随着对集成电路低单位面积成本的追求和特殊功能结构的需要，逐渐出现了CUP(circuit under pad，焊盘下部电路)的结构设计，该结构设计的是将MOS晶体管等有源器件放置于焊盘下以达到节省面积的目的。采用标准制程制作的晶圆，在芯片之间的划片道上会设置用于测试的测试结构(testkey)，而晶圆允收测试是晶圆出厂前对测试结构的测试。由于探针针痕产生的应力会引起CUP的电性参数漂移(如阈值电压，饱和漏电流)，会导致测试结构的测试稳定性变差。故晶圆允收测试中通常会尽量避免CUP结构引起的误差。

当前晶圆允收测试中所有的针痕位置的检查均由人工操作完成，存在人为判断差异，没有系统管控，不能及时发现问题；虽然现有技术中存在一些测试方法，但是这些测试方法需要通过额外的工序完成。

发明内容

针对上述问题，本发明提出了一种测试结构，应用于晶片允收测试过程，包括：

多个焊盘；

下部电路；

每个所述焊盘底部分别设置有一个所述下部电路；

所述焊盘包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；

每个所述下部电路包括数量相同且按方位分布的多个NMOS晶体管；

第一组连线，将所有所述NMOS晶体管的源极并联至所述第一焊盘上；

第二组连线，将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；

第三组连线，将所有所述NMOS晶体管的栅极并联至所述第三焊盘上；

第四组连线，将相同位置上的所述NMOS晶体管的漏极并联至一个所述第四焊盘上，并且不同位置的所述NMOS晶体管对应不同的所述第四焊盘。

上述的测试结构，其中，还包括：

层叠的多个介质层，每个所述焊盘位于处于顶层的所述介质层中，每个所述下部电路位于处于底层的所述介质层的底部；

互连金属，填埋于所述介质层中，层间相邻的所述互连金属通过通孔相连；

所述第一组连线，所述第二组连线，所述第三组连线和所述第四组连线分别通过层叠的所述通孔和所述互连金属形成。

上述的测试结构，其中，所述焊盘为铝制焊盘。

上述的测试结构，其中，每个所述下部电路中包括第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管；

所述第一NMOS晶体管设置于所述焊盘的中间位置，所述第二NMOS晶体管，所述第三NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管分别分布于所述第一NMOS晶体管的上侧，下侧，左侧和右侧。

上述的测试结构，其中，所述焊盘的数量大于或等于8个。