[发明专利]基于数字域自校正的逐次逼近模数转换器及模数转换方法

摘要

本发明提供一种基于数字域自校正的逐次逼近模数转换器及模数转换方法，包括CDAC、比较器、SAR控制逻辑电路、校正控制逻辑电路、存储器、加法器、时钟电路；CDAC采用差分结构，其电容阵列分别构成高M位子CDAC和低L位子CDAC，基于电容阵列复用的思想，在自校正阶段复用低L位子CDAC对高M位子CDAC电容阵列中各个电容的失配误差进行检测，并对检测出的误差值进行量化，将误差电压转换成误差码输出，输出的误差码输出到存储器中，在完成失配误差检测及量化后开始对输入模拟信号进行数字转换，输出原始码，再从存储器中调取相应位的误差码与之运算，获取经过校正后的最终输出码字，提高了SAR ADC的线性度。

主权项

1.基于数字域自校正的逐次逼近模数转换方法，其特征在于，包括步骤：(1)构建基于数字域自校正的逐次逼近模数转换器，包括：CDAC(101)、比较器(102)、校正控制逻辑电路(103)、SAR控制逻辑电路(104)、存储器(105)、加法器(106)和时钟电路(107)；其中，CDAC(101)包括结构对称的正、负电容阵列支路(1101，1102)，正、负电容阵列支路(1101，1102)的高M位电容阵列构成子CDACI(1201)，正、负电容阵列支路(1101，1102)的低L位开关电容阵列构成子CDACII(1202)；正、负电容阵列支路(1101，1102)的输出端分别与比较器(102)的正、负输入端相连；比较器(102)的输出端通过开关S1与校正控制逻辑电路(103)的输入端相连，同时通过开关S2与SAR控制逻辑电路(104)的输入端相连；校正控制逻辑电路(103)和SAR控制逻辑电路(104)的输出端均与CDAC(101)中各电容的下极板开关控制端相连；SAR控制逻辑电路(104)的输出端与加法器的输入端相连，校正控制逻辑电路(103)的输出端通过存储器(105)与加法器的输入端相连；加法器(106)的输出信号即为校正后的数字信号；时钟电路(107)产生正常转换模式时钟和校正模式时钟并分别发送给CDAC(101)、比较器(102)、开关S1、S2和校正控制逻辑电路(103)；时钟电路(107)输出正常转换模式时钟时，CDAC(101)对差分输入信号V_ip和V_in进行采样，开关S2闭合，比较器(102)以正常转换模式时钟的频率工作；校正控制逻辑电路(103)不工作；时钟电路(107)输出校正模式时钟时，CDAC(101)对输入信号V_cm进行采样，开关S1闭合，比较器(102)以校正模式时钟的频率工作；校正控制逻辑电路(103)开始工作；校正工作完成后，校正控制逻辑电路(103)向时钟电路(107)反馈校正完成标志信号，时钟电路(107)根据校正完成标志信号将输出信号切换为正常转换模式时钟；(2)时钟电路(107)首先产生校正模式时钟，此时，开关S1闭合，CDAC(101)、比较器(102)和校正控制逻辑电路(103)形成的环路导通；所述模数转换器进入校正模式，对子CDACI(1201)中所有电容的失配误差电压进行提取并量化为误差码，其中任意一位电容的失配误差电压提取和量化包括步骤：(2‑1)预充电：校正控制逻辑电路(103)控制待测电容的下极板切换至第一电平GND，待测电容所在支路中其他电容的下极板切换至第三电平V_ref，另一支路中所有电容的下极板切换至第一电平GND，CDAC(101)中所有电容上极板切换至第二电平V_cm；(2‑2)误差提取：校正控制逻辑电路(103)将预充电后的待测电容的下极板切换到第三电平V_ref，待测电容所在支路中其他电容的下极板切换至第一电平GND，另一支路中所有电容的下极板保持在第一电平GND，CDAC(101)中所有电容上极板与第二电平V_cm断开；提取的失配误差电压V_errp为：V_DACp‑V_DACn＝2V_errp其中，V_DACp为正电容阵列支路(1101)的输出电压，V_DACn为负电容阵列支路(1102)的输出电压；(3)将步骤(2)中提取出的对应电容上的失配误差电压量化为误差码并储存在存储器(105)中；当CDACI(1201)中所有电容的失配误差电压均量化为误差码并储存在存储器(105)中后，校正控制逻辑电路(103)向时钟电路(107)反馈校正完成标志信号；时钟电路(107)根据校正完成标志信号产生正常转换模式时钟，使开关S2闭合，CDAC(101)、比较器(102)和SAR控制逻辑电路(104)形成的环路导通；任意一位电容的失配误差电压量化为误差码的方法为：a)设子CDACII(1202)正、负支路中第l位电容分别为C_p，l、C_n，l，l∈[0，1，…，L]，C_p，L、C_n，L分别为子CDACII(1202)正、负支路的最高位；初始化l＝L，转入步骤b)；b)比较器(102)判断输入端电压是否满足V_DACp‑V_DACn＞0，若判断结果为是，则比较器(102)输出误差码D_E，l为高电平，校正控制逻辑电路(103)根据误差码D_E，l将C_n，l的下极板切换到第三电平V_ref；若判断结果为否，比较器(102)输出误差码D_E，l为低电平，校正控制逻辑电路(103)根据误差码D_E，l将C_p，l的下极板切换到第三电平V_ref；校正控制逻辑电路(103)将误差码D_E，l在存储器中，并转入步骤c)；c)令l＝L‑1；判断是否满足l＜1，若判断结果为满足，则比较器(102)判断输入端电压是否满足V_DACp‑v_DACn＞0，若判断结果为是，则比较器(102)输出误差码D_E，0为高电平，若判断结果为否，比较器(102)输出误差码D_E，0为低电平，结束循环，存储器保存的L位逻辑电平除以2即为对应电容的误差码；否则，返回步骤b)；(4)SAR控制逻辑电路(104)控制CDAC(101)对差分输入模拟信号V_ip和V_in采样并逐次逼近量化为L+M位原始码；原始码的量化方法为：SAR控制逻辑电路(104)控制CDAC(101)中所有电容的上极板接模拟信号，下极板接第一电平GND；之后断开CDAC(101)中所有电容的上极板，对采样到的模拟信号进行逐次逼近量化，包括步骤：(4‑1)初始化k＝L+M‑1；(4‑2)比较器(102)判断输入端电压是否满足V_DACp‑V_DACn＞0，若判断结果为是，则比较器(102)输出逻辑电平D_k＝1，SAR控制逻辑电路(104)将C_n，k下极板接第三电平V_ref；否则比较器(102)输出逻辑电平D_k＝0，SAR控制逻辑电路(104)将C_p，k下极板接第三电平V_ref；SAR控制逻辑电路(104)将比较器(102)输出的逻辑电平保存在自带的寄存器中；转入步骤(4‑3)；(4‑3)令k＝k‑1，判断是否满足k＜1，若满足，则比较器(102)判断输入端电压是否满足V_DACp‑v_DACn＞0，若判断结果为是，则比较器(102)输出逻辑电平D₀＝1，否则比较器(102)输出逻辑电平D₀＝0，然后SAR控制逻辑电路(103)输出自带寄存器中保存的L+M位逻辑电平，输出的L+M位逻辑电平即为模拟信号的原始码；若不满足，返回步骤(4‑2)；(5)若原始码中的高M位中存在某位逻辑电平为1，则从存储器中取出该位电容对应的误差码与原始码求和，求和结果即为该位电容校正后的输出码。