[发明专利]一种基于FPGA的E1接口群电路有效
| 申请号： | 201610808024.9 | 申请日： | 2016-09-05 |
| 公开（公告）号： | CN106375880B | 公开（公告）日： | 2019-07-26 |
| 发明（设计）人： | 何传华;高小东;蔡亦智 | 申请（专利权）人： | 申瓯通信设备有限公司 |
| 主分类号： | H04Q3/00 | 分类号： | H04Q3/00;H04Q3/06 |
| 代理公司： | 北京方圆嘉禾知识产权代理有限公司 11385 | 代理人： | 董芙蓉 |
| 地址： | 325000 浙江省温*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明涉及一种基于FPGA的E1接口群电路，所述电路包括：TDM接口模块、发送组帧模块、发送编码模块、HDLC流控制模块、接收解帧模块、接收解码模块；所述发送组帧模块连接所述TDM接口模块、发送编码模块、HDLC流控制模块；所述接收解帧模块连接所述TDM接口模块、接收解码模块、HDLC流控制模块。本发明采用FPGA现场可编程门阵列实现了通信应用中的E1接口电路，不但满足了现有程控交换机的接口需求，且集成度高，管理简单，为大规模通信产品的开发，提供了更具市场竞争力的方案。 | ||
| 搜索关键词： | 一种 基于 fpga e1 接口 电路 | ||
【主权项】：
1.一种基于FPGA的E1接口群电路，其特征在于：所述电路包括：TDM接口模块、发送组帧模块、发送编码模块、HDLC流控制模块、接收解帧模块、接收解码模块；所述发送组帧模块连接所述TDM接口模块、发送编码模块、HDLC流控制模块；所述接收解帧模块连接所述TDM接口模块、接收解码模块、HDLC流控制模块；所述TDM接口模块采用8.192M设计：每条TDM具有4根数据线，即时钟(CLK)、同步信号(SYNC)、数据发送(DTX)、数据接收(DRX)；所述TDM接口模块将接口上的TDM数据转成FPGA芯片内部的数据流，将FPGA芯片内部的数据流组成TDM接口数据，并发送；所述HDLC流控制模块采用数据并行总线接口来实现，所述HDLC流控制模块将CPU发送的数据转成FPGA芯片内部的数据流，或者将FPGA芯片内部的数据流转成CPU通过数据总线可读取的数据。
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