[发明专利]提前时钟有效信号的电路及方法有效
| 申请号： | 201610264233.1 | 申请日： | 2016-04-26 |
| 公开（公告）号： | CN105958982B | 公开（公告）日： | 2018-07-20 |
| 发明（设计）人： | 廖裕民;卢捷 | 申请（专利权）人： | 福州瑞芯微电子股份有限公司 |
| 主分类号： | H03K5/131 | 分类号： | H03K5/131 |
| 代理公司： | 福州市鼓楼区京华专利事务所(普通合伙) 35212 | 代理人： | 王美花 |
| 地址： | 350000 福建省*** | 国省代码： | 福建;35 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供一种提前时钟有效信号的电路及方法，包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；同步单元连接源时钟、分频系数、Clken分频门限判断单元和标准分频门限判断单元；循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；所述Clken分频门限判断单元输出提前一排的clken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器、与门连接ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。本发明将clken在低频时钟域有效之前的一排生效，使每个模块都可以运行在最高频率。 | ||
| 搜索关键词： | 提前 时钟 有效 信号 电路 方法 | ||
【主权项】：
1.一种提前时钟有效信号的电路，其特征在于：包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述同步单元连接源时钟、分频系数、所述Clken分频门限判断单元和所述标准分频门限判断单元；所述循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；所述Clken分频门限判断单元输出提前一排的clken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述述标准分频门限判断单元和所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号；所述ICG gating单元还连接源时钟。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于福州瑞芯微电子股份有限公司，未经福州瑞芯微电子股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201610264233.1/，转载请声明来源钻瓜专利网。
- 上一篇：电气性能稳定的智能鞋垫
- 下一篇：时钟发生电路
- 同类专利
- 一种数字可编程的相位位移电路-201810075499.0
- 俞德军;史峥宇;程和;肖潇 - 成都市深思创芯科技有限公司
- 2018-01-25 - 2019-08-02 - H03K5/131
- 本发明公开了一种数字可编程的相位位移电路，包括PWM信号输入端，所述PWM信号连接产生计数信号的计数部分，所述计数部分连接对所述计数信号进行锁存的逻辑模块，所述逻辑模块连接对位移量进行选择的选择模块，所述选择模块连接PWM信号输出端；所述PWM信号的上升沿脉冲和下降沿脉冲触发计数部分进行计数和触发逻辑模块对锁存信号进行翻转；本发明实现的相位位移精度高，位移量与振荡电路的振荡频率有关，在同一振荡频率下，位移量为振荡周期的整数倍；改变振荡频率可以实现任意位移量，应用灵活。
- 能量延时装置-201821378123.9
- 刘远芳 - 深圳市无电通科技有限公司
- 2018-08-24 - 2019-07-19 - H03K5/131
- 本实用新型提供一能量延时装置，其包括一级储能单元；和一能量震荡模块，输入的电能被存储于所述一级储能单元，所述能量震荡模块控制所述一级储能单元向所述能量震荡模块提供电能；所述一级储能单元包括一电子开关，所述电子开关被设置于所述一级储能单元和所述震荡控制单元之间，控制所述一级储能单元和所述震荡控制单元的通断。
- 一种细粒度延迟输出控制的电路和方法-201810868335.3
- 许文;徐兴利;赵妍;李明春;何玉樟;陈政 - 深圳市精嘉微电子有限公司
- 2018-08-02 - 2018-12-25 - H03K5/131
- 本发明提出了一种细粒度延迟输出控制的电路，其特征在于，包括寄存器组REGISTER、由等延迟延迟注入单元TDO_CELL级联构成的延迟注入单元链、模拟插值电路INTERPLATE以及锁存器LATCH；所述寄存器组REGISTER用于接收数字电路控制信号C_IN和系统同步时钟clk，并将输入的单端信号转换成差分信号，送至由等延迟延迟注入单元TDO_CELL级联构成的延迟注入单元链；所述延迟注入单元链用于最终输出延迟信号I0/IB0，同时最终输出的延迟信号I0/IB0再经过一级延迟注入单元形成延迟信号I1/IB1；所述模拟插值电路INTERPLATE用于接收延迟信号I0/IB0和延迟信号I1/IB1，并根据I0/IB0、I1/IB1分压出N个细粒度相位的模拟信号，由P信号控制在这N个模拟信号选择出一路信号进行输出。
- 脉冲合成电路-201410258023.2
- 中西芳德;川口刚;关谷守 - 安桥株式会社
- 2014-06-11 - 2018-08-07 - H03K5/131
- 本发明提供了一种脉冲合成电路。该电路具有通用性，并且对一比特数字信号合成以生成三值信号。脉冲合成电路合成来自两个DFF的一比特数字信号以生成三值信号。脉冲合成电路具有第一NOR门、第二NOR门、第三NOR门和三个开关。第一开关连接到第一电势，第二开关连接到第二电势，并且第三开关连接到第三电势。根据来自两个DFF的信号的逻辑值来接通/关断第一至第三开关，并且第一电势、第二电势和第三电势中的任一个被设置为输出电势从而生成三值信号。
- 基于数字电位器的晶体振荡器输出频率校准装置-201721896573.2
- 邓永辉;蒲文飞 - 陕西烽火电子股份有限公司
- 2017-12-29 - 2018-08-07 - H03K5/131
- 本实用新型属于电子及通信技术领域，公开了一种基于数字电位器的晶体振荡器输出频率校准装置，包括：数字电位器中设置有串行数据接口、EEPROM、游标寄存器、游标以及可变电阻；串行数据接口上的第一数据I/O端与外部控制数据接口双向连接，第二数据I/O端分别与EEPROM上的数据读写端、游标寄存器上的第一数据I/O端双向连接，EEPROM上的数据I/O端与游标寄存器上的第二数据I/O端双向连接，游标寄存器的控制信号输出端与游标的一端连接，游标的另一端与可变电阻上的控制输入端连接，可变电阻上的控制输出端与晶体振荡器的电压控制端连接，可在不打开设备的情况下，通过其外部数据接口实现对设备工作频率的调节。
- 一种数字可编程的相位位移电路-201820131515.9
- 俞德军;史峥宇;程和;肖潇 - 成都市深思创芯科技有限公司
- 2018-01-25 - 2018-08-03 - H03K5/131
- 本实用新型公开了一种数字可编程的相位位移电路，包括PWM信号输入端，所述PWM信号连接产生计数信号的计数部分，所述计数部分连接对所述计数信号进行锁存的逻辑模块，所述逻辑模块连接对位移量进行选择的选择模块，所述选择模块连接PWM信号输出端；所述PWM信号的上升沿脉冲和下降沿脉冲触发计数部分进行计数和触发逻辑模块对锁存信号进行翻转；本实用新型实现的相位位移精度高，位移量与振荡电路的振荡频率有关，在同一振荡频率下，位移量为振荡周期的整数倍；改变振荡频率可以实现任意位移量，应用灵活。
- 提前时钟有效信号的电路及方法-201610264233.1
- 廖裕民;卢捷 - 福州瑞芯微电子股份有限公司
- 2016-04-26 - 2018-07-20 - H03K5/131
- 本发明提供一种提前时钟有效信号的电路及方法，包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；同步单元连接源时钟、分频系数、Clken分频门限判断单元和标准分频门限判断单元；循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；所述Clken分频门限判断单元输出提前一排的clken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器、与门连接ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。本发明将clken在低频时钟域有效之前的一排生效，使每个模块都可以运行在最高频率。
- 一种低失真音频信号发生方法-201510963096.6
- 宋志刚;王建中;缪国锋 - 中国电子科技集团公司第四十一研究所
- 2015-12-18 - 2018-06-26 - H03K5/131
- 本发明公开了一种低失真音频信号发生方法。该方法具体为：首先在FPGA内部利用波形生成算法产生一个周期的波形数据，然后在FPGA中设计一个N倍插值滤波器，该插值滤波器根据FPGA产生的波形数据的采样率，并结合DAC的更新率，选择一个最佳的插值点数N，通过插值滤波算法将波形数据的采样率提高到N*fs；FPGA将插值后的数据输出至DAC中；DAC内部采用8倍过采样设计，可以有效将音频信号的镜像搬移到8*Fes之外；DAC输出的信号经过重构滤波器进行滤波之后，可以将音频信号的镜像完全滤除。本发明占用FPGA内部资源较少，仅需少量采样数据即可实现低失真音频信号的产生，谐波含量少，镜像抑制好。重构滤波器的设计也非常简单，不需要高阶分段设计，降低了设计难度和成本。
- 基于数字电位器的晶体振荡器输出频率校准装置及方法-201711477061.7
- 邓永辉;蒲文飞 - 陕西烽火电子股份有限公司
- 2017-12-29 - 2018-04-20 - H03K5/131
- 本发明属于电子及通信技术领域，公开了一种基于数字电位器的晶体振荡器输出频率校准装置及方法，包括数字电位器中设置有串行数据接口、EEPROM、游标寄存器、游标以及可变电阻；串行数据接口上的第一数据I/O端与外部控制数据接口双向连接，第二数据I/O端分别与EEPROM上的数据读写端、游标寄存器上的第一数据I/O端双向连接，EEPROM上的数据I/O端与游标寄存器上的第二数据I/O端双向连接，游标寄存器的控制信号输出端与游标的一端连接，游标的另一端与可变电阻上的控制输入端连接，可变电阻上的控制输出端与晶体振荡器的电压控制端连接，可在不打开设备的情况下，通过其外部数据接口实现对设备工作频率的调节。
- 智能可调电压比较器-201720521856.2
- 彭琪钧;孙晓平 - 华南师范大学
- 2017-05-11 - 2018-02-02 - H03K5/131
- 本实用新型公开了一种智能可调电压比较器，包括单片机、比较器、运算放大器、数模转换器，单片机的输入端连接电压输入信号，单片机的输出端连接数模转换器的输入端，数模转换器的一个输出端连接运算放大器的正输入端，数模转换器的另一个输出端连接运算放大器的负输入端，运算放大器的输出端连接比较器的负输入端，比较器的正输入端连接电压输入信号，比较器的输出端连接单片机的另一输入端。本实用新型不需人为地调节阈值电压，而且可以精确地根据输入电压来智能地改变当前的阈值电压。
- 一种基于FPGA的梳状谱信号发生器-201720151101.8
- 陈晓红;吴培林 - 四川鸿创电子科技有限公司
- 2017-02-20 - 2017-08-22 - H03K5/131
- 本实用新型涉及一种基于FPGA的梳状谱信号发生器，其特征在于,包括FPGA芯片，所述FPGA芯片的输出端与DAC数模转换器的数字信号输入端连接、DAC数模转换器的模拟信号输出端与低通滤波器的输入端连接、低通滤波器的输出端与上变频模块的输入端连接。该新型相比于传统梳状谱实现方式，带宽、谱间隔能够实时调制、灵活性好、梳状谱质量高。
- 一种五位实时延时器-201720069997.5
- 罗力伟;曾清 - 四川益丰电子科技有限公司
- 2017-01-17 - 2017-08-01 - H03K5/131
- 本实用新型属于电子通信技术领域，具体而言，涉及一种五位实时延时器。该延时器芯片装置包括依次电性相连的数字控制电路、延时电路和直流校准电路，数字控制电路用于控制延时电路的延时时间，直流校准电路用于补偿信号经过延时电路时的损失。本实用新型将10ps、20ps、40ps、80ps、160ps实时延时器集成于同一芯片，通过数字控制电路控制延时器，从而达到310ps内可选时长延时；然后通过直流校准电路校准第一负反馈放大器电路和第二负反馈放大器电路的偏压，补偿信号在延时电路中的损耗；从而使得该五位实时延时器具有频带宽、误差小、稳定性高的优点。
- 一种超宽带皮秒级延时电路-201611089862.1
- 诸葛云;黄建祥;韩盈春;陈海荣;裴可琦 - 北方通用电子集团有限公司
- 2016-12-01 - 2017-03-08 - H03K5/131
- 本发明提供了一种超宽带皮秒级延时电路,宽带信号接口包括两个信号输入端和两个信号输出端，两个信号输入端分别连接电容器C5和C6的一端，电容器C5和C6的另一端分别接延时器件的第2和3引脚，两个信号输出端分别接电容器C7和C8的一端，电容器C7和C8的另一端分别接延时器件的第23和24引脚；电容器C1~C4一端接电源VEE，同时接延时器件的27脚，另一端接地GND，同时接延时器件的31脚；电阻器R1~R6一端分别接延时器件的第19、18、6、9、12和15引脚，另一端接微处理器的J9、J10、J5、J6、J7和J8脚；本发明采用微处理器来精确控制延时器件的延时时间，进而改善宽带信号的延时步进精度，解决了现有技术中延时控制误差较大和控制延时精度不高的问题。
- 电子芯片的信号预处理方法及系统-201610505936.9
- 张升泽 - 张升泽
- 2016-06-30 - 2016-11-23 - H03K5/131
- 本发明提供了一种电子芯片的信号预处理方法及系统，所述方法包括如下步骤：对电子芯片的信号数据进行采样；对该采样数据进行分析处理得到该信号的变化率；依据该信号变化率调整该信号的预处理方式。本发明提供的技术方案具有依据信号进行预处理的优点。
- 一种基于FPGA高速串行总线的纳秒级数字同步机-201620453645.5
- 卓红艳;刘志强;孟凡宝;胡进光;葛成良;彭文;张家如 - 中国工程物理研究院应用电子学研究所
- 2016-05-18 - 2016-10-12 - H03K5/131
- 本实用新型公开了一种基于FPGA高速串行总线的纳秒级数字同步机，所述数字同步机包括依次电连接的触发信号模块、信号隔离模块、FPGA控制时序模块、信号转换模块和脉冲信号输出模块，所述FPGA控制时序模块通过422串口模块与上位机相连接，该技术方案实现了多路延时精度为1ns 的脉冲同步触发和脉宽调制，体积小，延时范围宽，脉冲宽度可调，满足了多台大型物理装置同步触发的不同需求。
- 一种基于FPGA高速串行总线的纳秒级数字同步机-201610330118.X
- 卓红艳;刘志强;孟凡宝;胡进光;葛成良;彭文;张家如 - 中国工程物理研究院应用电子学研究所
- 2016-05-18 - 2016-08-03 - H03K5/131
- 本发明公开了一种基于FPGA高速串行总线的纳秒级数字同步机，所述数字同步机包括依次电连接的出发信号模块、信号隔离模块、FPGA控制时序模块、信号转换模块和脉冲信号输出模块，所述FPGA控制时序模块通过422串口模块与上位机相连接，该技术方案实现了多路延时精度为1ns的脉冲同步触发和脉宽调制，体积小，延时范围宽，脉冲宽度可调，满足了多台大型物理装置的同步触发的不同需求。
- 高分辨力数字时基系统-201410606563.5
- 宋云衢;冯太明 - 江苏绿扬电子仪器集团有限公司
- 2014-11-01 - 2016-05-04 - H03K5/131
- 本发明涉及一种高分辨力数字时基系统设计方法，属于时基电路设计技术领域。本发明的高分辨力数字时基系统，包括选通开关、无间隔计数模块、内插扩展ADC，选通开关通过无间隔计数模块连接内插扩展ADC，其中选通开关和无间隔计数模块通过编程直接实现对输入信号的选通、计数和误差检测，在100MHz钟频的基础上作等精度计数，同时进行数字内插，生成同步闸门和100MHz钟频之间的相位差脉冲，通过恒流源充放电及内插扩展ADC变换，进行数字量化。本发明选用时间-电压转换测量技术方案实现100ps时间分辨力内插指标，形成高分辨力数字时基系统。
- 专利分类
