[发明专利]时钟生成方法及时钟生成电路有效
| 申请号： | 201510058368.8 | 申请日： | 2015-02-04 |
| 公开（公告）号： | CN104821802B | 公开（公告）日： | 2018-11-27 |
| 发明（设计）人： | 鳄渕智弘 | 申请（专利权）人： | 株式会社巨晶片 |
| 主分类号： | H03K3/02 | 分类号： | H03K3/02 |
| 代理公司： | 北京铭硕知识产权代理有限公司 11286 | 代理人： | 孙昌浩;韩明花 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种时钟生成方法及时钟生成电路，在所述时钟生成电路中，可变分频电路根据分频比设定信号生成将源时钟进行分频的可变分频时钟。本发明的第1时钟同步电路与源时钟同步而生成将可变分频时钟延迟最大时钟数的第1延迟时钟，并供给于控制电路。1个以上的第2时钟同步电路与源时钟同步而生成将可变分频时钟分别延迟最大时钟数的1个以上的第2延迟时钟，并供给于1个以上的各功能模块。 | ||
| 搜索关键词： | 时钟 生成 方法 电路 | ||
【主权项】：
1.一种时钟生成方法，在搭载1个以上的功能模块、及控制所述1个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述1个以上的功能模块中的每一个供给的延迟时钟，其特征在于，所述时钟生成方法包括：根据分频比设定信号，生成将源时钟进行分频的可变分频时钟的步骤；为了使所述控制电路和所述1个以上的功能模块中的每一个与所述可变分频时钟同步而工作，在没有使所述可变分频时钟延迟的时钟同步电路的情形下，根据从生成所述可变分频时钟的可变分频电路传输到所述1个以上的功能模块的各所述可变分频时钟的传输距离，对传输到所述1个以上的功能模块的各可变分频时钟计算与所述源时钟同步而使所述可变分频时钟延迟的时钟数的步骤；求出最大时钟数的步骤，所述最大时钟数是在计算出的所述时钟数中最大的时钟数以上的时钟数；与所述源时钟同步而生成使所述可变分频时钟延迟所述最大时钟数的第1延迟时钟，并将所述第1延迟时钟供给于与所述第1延迟时钟同步工作的所述控制电路的步骤；与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的1个以上的第2延迟时钟，并将所述1个以上的第2延迟时钟中的每一个供给于与所述1个以上的第2延迟时钟中的每一个同步而工作的所述1个以上的功能模块中的每一个的步骤。
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