[发明专利]一种DDR控制器及请求调度方法

摘要

本发明涉及一种DDR控制器及请求调度方法，该控制器包括：AHB接口适配模块（10），若干客户请求发送模块（11），客户接口模块（12），端口调度模块（13），BANK调度模块（14），解释模块（15），PUB_PHY适配模块（16），DDR2/3PHY模块（17），DDR2/3器件（18），接口数据缓存模块（19），数据处理模块（20），微机口配置模块（21），时钟管理模块（22）。本发明所述的DDR控制器及请求调度方法，应用于高速通信系统传输芯片设计中数据的存储及转发，相比较传统控制器，采用基于DRAM结构特性的请求调度，大大降低请求的延迟，提高传输时数据总线的利用率，相同配置下可以得到更大总线带宽。

主权项

一种DDR控制器，其特征在于，包括：AHB接口适配模块（10），若干客户请求发送模块（11），客户接口模块（12），端口调度模块（13），BANK调度模块（14），解释模块（15），PUB_PHY适配模块（16），DDR2/3PHY模块（17），DDR2/3器件（18），接口数据缓存模块（19），数据处理模块（20），微机口配置模块（21），时钟管理模块（22）；AHB接口适配模块（10）完成将AHB总线上的请求转换到DDR控制器设计的私有接口，并将转换后的请求输出到客户接口模块（12）；客户请求发送模块（11）完成客户请求适配到DDR控制器设计的私有接口，并将转换后的请求输出到客户接口模块（12）；客户接口模块（12）完成应用客户请求吸收和数据交换，客户地址到DDR地址的映射，读写请求地址分配和回收，并具有分配地址检错保护能力，读、写请求顺序响应功能，客户时钟域与DDR3C核心控制层时钟域的相互切换功能；端口调度模块（13），其完成根据不同端口配置的请求的优先级对请求的执行顺序进行调度，将请求根据端口优先级顺序输出给BANK调度模块（14）；BANK调度模块（14）完成根据请求的BANK地址及读写类型来进行请求顺序的调整，输出给下游解释模块（15），目的是尽可能的将相同BANK地址的请求分散开，将相同读写类型的请求连续起来，从而使下游解释模块的解释命令效率更高；解释模块（15），主要完成维持DRAM的刷新、对业务的读写请求进行命令调度，按照DDR2/3协议将仲裁后的客户读、写请求解释为DRAM命令，完成请求业务的分割，完成DDR自刷新模式及省电模式功能；PUB_PHY适配模块（16）主要完成控制器输出的DRAM命令和读、写数据与不同厂家DDR‑PHY的适配；其实现DRAM的初始化及通过微机口来对DRAM进行测试的功能；DDR2/3PHY模块（17）完成DDR控制器和DDR2/3器件（18）之间的连接，进行电气信号的转换、写电平校准、读数据采集和读取数据偏移校正等工作；接口数据缓存模块（19）缓存接口发来的读写数据；数据处理模块（20）包括读数据处理模块（201）和写数据处理模块（202）两部分，在读/写接口缓冲的数据读取/写入过程，基于每次分割后的列动作，产生接口缓冲的读/写信息，计算命令到数据的整个路径延时；微机口配置模块（21）通过微机口来配置控制器需要使用的各种参数配置，以满足不同应用需求；时钟管理模块（22）提供设计所需要的时钟源。