[发明专利]网络处理器中的多内核互联有效
| 申请号： | 201280059239.5 | 申请日： | 2012-10-29 |
| 公开（公告）号： | CN103959261B | 公开（公告）日： | 2019-06-21 |
| 发明（设计）人： | R·E·凯斯勒;D·H·阿舍;J·M·珀维勒;B·D·多比 | 申请（专利权）人： | 凯为有限责任公司 |
| 主分类号： | G06F12/0813 | 分类号： | G06F12/0813 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种网络处理器包括用于处理数据包数据的多个处理器内核。为了为处理器内核提供对内存子系统的访问，一个互连电路对处理器内核和L2高速缓存与其他内存设备之间的通信进行引导。这些处理器内核被分成若干组，每组共享一条单独总线，并且该L2高速缓存被分成多个条，每个条可以访问一条单独的总线。该互连电路处理存储和从跨多条总线从这些处理器内核检索数据的请求，并处理从这些高速缓存条返回数据的响应。其结果是，该网络处理器为多个处理器内核提供高带宽内存访问。 | ||
| 搜索关键词： | 网络 处理器 中的 内核 | ||
【主权项】：
1.一种计算机芯片上的计算机系统，包括：一个互连电路；多条内存总线，每条总线将一组对应的多个处理器内核连接到该互连电路上；以及一个高速缓存，被分成多个条，其中每个条通过一条单独总线连接到该互连电路上；该互连电路被配置成用于将从该多个处理器内核接收的多个请求分布在该多个条之间，并且其中该互连电路通过修改这些请求的一个地址部分来转换这些请求，所述互连电路被配置成用于维持多个标签，所述多个标签指示偶联到所述多个处理器内核之一的一个L1高速缓存的一种状态，并且其中所述互连电路进一步被配置成用于将所述多个请求中的多个标签引导至多个信道，由此并发处理各个所述标签。
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