[发明专利]具有改进的重叠容限的分栅式非易失性存储单元及其方法有效
| 申请号： | 201210074875.7 | 申请日： | 2012-03-21 |
| 公开（公告）号： | CN102693945A | 公开（公告）日： | 2012-09-26 |
| 发明（设计）人： | T·R·怀特;G·L·辛达洛里;B·A·温斯蒂亚德 | 申请（专利权）人： | 飞思卡尔半导体公司 |
| 主分类号： | H01L21/8247 | 分类号： | H01L21/8247;H01L27/115 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 11038 | 代理人： | 申发振 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | 公开了一种具有改进的重叠容限的分栅式非易失性存储器(NVM)单元(28、58)及其形成方法。该方法包括：在半导体衬底上形成第一栅极层(18、48)；在第一栅极层上形成导电层(20、50)；图形化第一栅极层和导电层以形成第一侧壁，其中第一侧壁包括第一栅极层的侧壁和导电层的侧壁；在导电层和半导体衬底上形成第一电介质层(22、52)，其中第一电介质层与第一侧壁重叠；在第一电介质层上形成第二栅极层(24、54)，其中第二栅极层形成于导电层和第一栅极层上并且与第一侧壁重叠；图形化第一栅极层和第二栅极层以分别形成分栅式NVM单元的第一栅极和第二栅极，其中第二栅极与第一栅极重叠以及导电层的一部分保留于第一栅极与第二栅极之间。 | ||
| 搜索关键词： | 具有 改进 重叠 容限 分栅式非易失性 存储 单元 及其 方法 | ||
【主权项】：
一种用于形成分栅式非易失性存储器单元的方法，包括：在半导体衬底之上形成第一栅极层；在所述第一栅极层之上形成导电层；图形化所述第一栅极层和所述导电层以形成第一侧壁，其中所述第一侧壁包括所述第一栅极层的侧壁和所述导电层的侧壁；在所述导电层和所述半导体衬底之上形成第一电介质层，其中所述第一电介质层与所述第一侧壁重叠；在所述第一电介质层之上形成第二栅极层，其中所述第二栅极层形成于所述导电层和所述第一栅极层之上并且与所述第一侧壁重叠；以及图形化所述第一栅极层和所述第二栅极层以分别形成所述分栅式非易失性存储器单元的第一栅极和第二栅极，其中所述第二栅极与所述第一栅极重叠，并且所述导电层的一部分保留于所述第一栅极与所述第二栅极之间。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
