专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]堆栈存储器系统中的本地应用程序分区-CN202310102209.8在审
  • W·J·达利;C·T·格雷;S·W·柯克勒;J·M·奥康纳 - 辉达公司
  • 2023-01-29 - 2023-10-17 - G06F3/06
  • 本公开的实施例涉及用于堆栈存储器系统中的本地应用程序分区。在一个实施例中,一个或更多个存储器裸片堆叠在处理器裸片上。处理器裸片包括多个处理块并且每个存储器裸片包括多个存储器块。竖直对齐的存储器块直接耦合到并包括用于对应处理块的本地存储器区块。对密集多维阵列(矩阵)进行操作的应用程序可以将密集阵列分区为与程序块相关联的子阵列。每个程序块由处理块使用处理块的本地存储器区块来执行以处理相关的子阵列。与每个子阵列相关联的数据存储在本地存储器区块中,并且与本地存储器区块相对应的处理块执行程序块以处理子阵列数据。
  • 堆栈存储器系统中的本地应用程序分区
  • [发明专利]在处理器上堆叠的高带宽存储器-CN202211503647.7在审
  • W·J·达利;C·T·格雷;S·W·柯克勒;J·M·奥康纳 - 辉达公司
  • 2022-11-28 - 2023-08-29 - G06T1/60
  • 本公开的实施例涉及在处理器上堆叠的高带宽存储器。公开了用于通过在处理器裸片上堆叠大容量存储器来为处理系统提供一级存储器的系统和方法。在一个实施例中,一个或更多个存储器裸片堆叠在处理器裸片上。处理器裸片包括多个处理块,其中每个块包括处理单元、映射器和块网络。每个存储器裸片包括多个存储器块。处理块耦合到处理块上方或下方的每个存储器块。竖直对齐的存储器块包括处理块的本地存储器区块。与现有存储器相比,访问本地存储器区块的存储器带宽(字节)与浮点运算(B:F)的比率可以提高50倍。此外,传输每个位所消耗的能量可以减少10倍。
  • 处理器堆叠带宽存储器
  • [发明专利]用于堆叠存储器系统的分层网络-CN202211520437.9在审
  • W·J·达利;C·T·格雷;S·W·柯克勒;J·M·奥康纳 - 辉达公司
  • 2022-11-28 - 2023-08-29 - G06T1/60
  • 本公开涉及用于堆叠存储器系统的分层网络。分层网络能够访问包括一个或更多个存储器裸片的堆叠存储器系统,每个存储器裸片包括多个存储器块。处理器裸片包括与一个或更多个存储器裸片堆叠的多个处理块。与处理块竖直对齐的存储器块直接耦合到处理块并且包括用于处理块的本地存储器区块。分层网络为每个处理块提供访问路径以访问处理块的本地存储器区块、耦合到同一处理裸片内的不同处理块的本地存储器区块、不同裸片堆栈中的存储器块以及不同设备中的存储器块。与现有存储器相比,访问本地存储器区块的存储器带宽(字节)与浮点运算(B:F)的比率可以提高50倍。此外,传输每个位所消耗的能量可以减少10倍。
  • 用于堆叠存储器系统分层网络
  • [发明专利]映射逻辑和物理处理器以及逻辑和物理存储器-CN202210891862.2在审
  • W·J·达利 - 辉达公司
  • 2022-07-27 - 2023-07-28 - G06F15/80
  • 本公开涉及映射逻辑和物理处理器以及逻辑和物理存储器。可以在物理处理器阵列和正常工作的逻辑处理器阵列之间进行映射。此外,可以在逻辑存储器通道(与逻辑处理器相关联)和正常工作的物理存储器通道(与物理处理器相关联)之间进行映射。这些映射可以存储在一个或更多个表格中,然后表格可以用于在实现存储器访问时绕过有故障的处理器和存储器通道,同时优化局部性(例如,通过最小化存储器通道与处理器的接近度)。
  • 映射逻辑物理处理器以及存储器
  • [发明专利]无毛刺的多路器以及防止毛刺传播-CN202110619839.3在审
  • W·J·达利 - 辉达公司
  • 2021-06-03 - 2022-01-04 - H03K5/1252
  • 当信号毛刺时,接收信号的逻辑可能会改变响应,从而对逻辑内的节点进行充电和/或放电并耗散功率。提供无毛刺信号可以减少节点被充电和/或放电的次数,从而降低功耗。用于消除毛刺的技术是插入存储元件,该存储元件在完成信号改变之后,对该信号进行采样以产生无毛刺的输出信号。存储元件由具有与生成信号的电路的延迟匹配的延迟的“准备就绪”信号来启用。该技术可防止输出信号改变,直到达到信号的最终值为止。输出信号仅改变一次,通常减少接收信号的逻辑中的节点被充电和/或放电的次数,从而也减少功耗。
  • 毛刺多路器以及防止传播
  • [发明专利]基于对数算法的神经网络加速器-CN202010101680.1在审
  • W·J·达利;R·文克特山;B·K·海勒尼 - 辉达公司
  • 2020-02-19 - 2021-02-26 - G06F7/556
  • 本发明公开了基于对数算法的神经网络加速器,在许多情况下,神经网络都包括卷积层,这些卷积层被配置为执行许多需要乘法和加法运算的卷积运算。与对整数、定点或浮点格式值执行乘法运算相比,对对数格式值执行乘法运算非常简单且节能,因为指数是简单相加的。但是,对对数格式值执行加法更加复杂。传统上,通过将对数格式值转换为整数、计算和,然后将和转换回对数格式来执行加法。取而代之的是,可以通过将指数分解为单独的商和余数分量成分,基于余数分量对商分量进行排序,对排序后的商分量求和以产生部分和,并将部分和乘以余数分量成分来产生和来加和对数格式值。然后可以将和转换回对数格式。
  • 基于对数算法神经网络加速器

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