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[发明专利]四字16×16乘法和累加的双求和-CN202210730208.3在审
发明人： V·马杜里;C·安德森;R·凡伦天;M·查尼;V·尚伯格 -专利权人：英特尔公司
申请日： 2022-06-24 - 公布日： 2022-12-27 - 主分类号： G06F7/544 文献下载
摘要：本申请公开了四字16×16乘法和累加的双求和。描述了用于矩阵乘法的技术。在一些示例中，使用单条指令，该单条指令具有以下格式：用于操作码的字段、用于指示源/目的地操作数的位置的一个或多个字段、用于指示第一源操作数的位置的一个或多个字段、以及用于指示第二源操作数的位置的一个或多个字段。其中，操作码指示执行电路用于将来自第一源操作数和第二源操作数的对应数据元素的值相乘，将所乘的值的第一子集与来自源/目的地操作数的第一值相加并存储在源/目的地操作数的第一数据元素位置中，并且将所乘的值的第二子集与来自源/目的地操作数的第二值相加并存储在源/目的地操作数的第二数据元素位置中。
16 乘法累加求和

[发明专利]核中的存储器带宽控制-CN202210181680.6在审
发明人： V·尚伯格;K·加纳帕蒂;V·马杜里;J·艾伦;J·科尔曼;S·鲁滨逊 -专利权人：英特尔公司
申请日： 2022-02-25 - 公布日： 2022-09-30 - 主分类号： G06F13/16 文献下载
摘要：本申请公开了核中的存储器带宽控制。描述了用于在核中控制带宽的技术。示例性核包括：在该核本地的、逐线程的存储器带宽监视器，每个线程的本地带宽监视器至少用于根据服务质量(QoS)型号专用寄存器(MSR)的字段中所存储的服务类级别来为源自线程的存储器请求分配带宽，由平台服务质量MSR中的服务类字段指向服务类级别；以及执行资源，该执行资源用于支持核的至少一个线程的执行。
中的存储器带宽控制

[发明专利]具有流行链接的屏幕阅读器摘要-CN202080041946.6在审
发明人： M·S·穆恩;吕思辰;V·马杜里;L·Z·马卡尔;R·古普塔;J·A·格里夫斯;C·赫尔南德斯;E·R·T·阿比博;J·J·尹 -专利权人：微软技术许可有限责任公司
申请日： 2020-04-28 - 公布日： 2022-01-11 - 主分类号： G06F16/957 文献下载
摘要：本文所描述的是提供具有(多个)流行链接的摘要的屏幕阅读器。屏幕阅读器可以向搜索引擎提供关于特定web资源的流行链接信息的请求。请求可以包括与特定web资源相关联的URL。该请求可以响应于用户针对摘要的请求而被提供，和/或请求可以基于用户可配置的设置(例如，待显示的流行链接的数量)而被提供。屏幕阅读器可以从搜索引擎接收关于特定web资源的流行链接信息。屏幕阅读器然后可以向用户提供包括所接收的流行链接信息中的至少一些流行链接信息的摘要。响应于对特定流行链接的选择，屏幕阅读器可以重定向浏览器以显示与特定流行链接相关联的web资源。
具有流行链接屏幕阅读器摘要

[发明专利]用于有符号/无符号字和双字的向量横向加法的装置和方法-CN201811389347.4在审
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;M·查尼;V·马杜里 -专利权人：英特尔公司
申请日： 2018-11-21 - 公布日： 2019-06-28 - 主分类号： G06F7/50 文献下载
摘要：用于执行字和双字的紧缩横向加法的装置和方法。例如，处理器的一个实施例包括：解码器，用于对紧缩横向加法指令解码以生成经解码的紧缩横向加法指令，该紧缩横向加法指令包括操作码以及标识多个紧缩字的操作数；源寄存器，用于存储第一多个紧缩字；执行电路，用于执行经解码的指令，执行电路包括：操作数选择电路，用于根据紧缩横向加法指令的操作数和操作码从源寄存器标识第一紧缩字和第二紧缩字；加法器电路，用于将第一紧缩字和第二紧缩字相加以生成临时和；具有至少17位的临时存储，用于存储该临时和；饱和电路，用于在必要的情况下使该临时和饱和以生成最终结果；目的地寄存器，用于将最终结果作为紧缩结果字存储在指定的数据元素位置中。
紧缩横向加法指令解码电路横向加法源寄存器最终结果操作码操作数存储数据元素位置操作数选择加法器电路解码器饱和电路临时存储寄存器字存储处理器向量饱和指令

[发明专利]用于将多组紧缩字节相乘、求和以及累加的装置和方法-CN201811389918.4在审
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;M·查尼;J·考博尔;V·马杜里 -专利权人：英特尔公司
申请日： 2018-11-21 - 公布日： 2019-06-28 - 主分类号： G06F9/30 文献下载
摘要：本申请提供了用于将多组紧缩字节相乘、求和以及累加的装置和方法。一种用于执行对紧缩字节的乘法、加法、取反、符号扩展和累加的装置和方法。例如，处理器的一个实施例包括：解码器，用于对指令解码以生成经解码的指令，该指令包括操作码和多个操作数，该多个操作数标识多个紧缩数据源寄存器和紧缩数据目的地寄存器；第一源寄存器，用于存储第一多个紧缩有符号字节；第二源寄存器，用于存储第二多个紧缩有符号字节；执行电路，用于执行经解码的指令，该执行电路包括：乘法器电路，用于将来自第一源寄存器的每个紧缩有符号字节与来自第二源寄存器的对应的紧缩有符号字节相乘以生成多个临时乘积；加法器电路，用于将多组临时乘积相加以生成多个临时和；取反和扩展电路，用于对临时和中的每个临时和取反，并将每个临时和扩展至双字和；以及累加电路，用于将双字和中的每个双字和加到来自第三源寄存器的双字以生成最终的双字结果；以及紧缩数据目的地寄存器，用于将最终的双字结果存储在所指定的数据元素位置中。
紧缩源寄存器相乘寄存器累加取反解码指令求和电路存储数据元素位置操作数标识乘法器电路加法器电路解码器符号扩展结果存储扩展电路累加电路指令解码操作码操作数数据源乘法处理器加法申请

[发明专利]用于将紧缩四字移位并提取紧缩双字的装置和方法-CN201811390674.1在审
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;M·查尼;V·马杜里 -专利权人：英特尔公司
申请日： 2018-11-21 - 公布日： 2019-06-28 - 主分类号： G06F9/30 文献下载
摘要：本申请提供了用于将紧缩四字移位并提取紧缩双字的装置和方法。用于对紧缩四字数据执行右移操作的装置和方法。例如，处理器的一个实施例包括：解码器，用于对左移指令解码以生成经解码的左移指令；第一源寄存器，用于存储多个紧缩四字数据元素，四字数据元素中的每一个包括符号位；执行电路，用于执行经解码的左移指令，该执行电路包括具有符号保存逻辑的移位电路，移位电路用于将分别来自第一源寄存器中的第一和第二紧缩四字数据元素位置的第一和第二紧缩四字数据元素左移在立即数值中或在第二源寄存器中的控制值中指定的量，左移用于生成第一和第二经左移的四字，移位电路用于将零写入通过紧缩四字数据元素的左移而暴露的位的位置中；符号保存逻辑用于在移位电路执行左移操作时保存符号位的副本；执行电路用于导致选择第一和第二经左移的四字的包括符号位的32个最高有效的位，以便分别被写入目的地寄存器的第一和第二四字数据元素位置的32个最低有效位的区域，从而将符号位写入每个32个最低有效位的区域的最高有效的位的位置。
左移字数据紧缩移位电路符号位源寄存器电路写入解码元素位置有效位移位保存指令解码器指令解码左移操作寄存器处理器右移副本存储暴露申请

[发明专利]用于处理平方根倒数操作的装置和方法-CN201811393877.6在审
发明人： C·安德森;E·乌尔德-阿迈德-瓦尔;M·科尔内亚-哈瑟甘;R·凡伦天;M·查尼;J·考博尔;V·马杜里 -专利权人：英特尔公司
申请日： 2018-11-21 - 公布日： 2019-06-28 - 主分类号： G06F9/30 文献下载
摘要：本申请公开了用于处理平方根倒数操作的装置和方法。用于执行平方根倒数的装置和方法。例如，处理器的一个实施例包括：解码器，用于对平方根倒数指令解码以生成经解码的平方根倒数指令；源寄存器，用于存储至少一个紧缩输入数据元素；目的地寄存器，用于存储结果数据元素；以及平方根倒数执行电路，用于执行经解码的平方根倒数指令，平方根倒数执行电路用于使用紧缩输入数据元素的第一部分作为包含多个系数集合的数据结构的索引以从多个集合中标识第一系数集合，平方根倒数执行电路用于：通过使用系数与紧缩输入数据元素的第二部分的组合来生成紧缩输入数据元素的平方根倒数。
平方根倒数输入数据元素紧缩电路解码系数集合指令存储结果数据解码器数据结构源寄存器指令解码寄存器处理器索引存储集合申请

[发明专利]用于有符号双字的向量乘法和累加的装置和方法-CN201811479071.9在审
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;M·查尼;J·考博尔;V·马杜里 -专利权人：英特尔公司
申请日： 2018-12-05 - 公布日： 2019-06-28 - 主分类号： G06F9/302 文献下载
摘要：本申请提供了用于有符号双字的向量乘法和累加的装置和方法。在一个实施例中，该装置和方法用于执行指令，该指令用于执行两个紧缩有符号双字的双紧缩乘法以生成两个有符号四字值，这两个有符号四字值随后与来自累加寄存器的两个有符号四字值累加。还描述并要求保护其他实施例。
累加向量乘法紧缩指令累加寄存器乘法申请

[发明专利]用于将紧缩四字移位并提取紧缩字的装置和方法-CN201811391235.2在审
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;M·查尼;V·马杜里 -专利权人：英特尔公司
申请日： 2018-11-21 - 公布日： 2019-06-28 - 主分类号： G06F9/308 文献下载
摘要：本申请提供了用于将紧缩四字移位并提取紧缩字的装置和方法。用于对紧缩四字数据执行右移操作的装置和方法。例如，处理器的一个实施例包括：解码器，用于对右移指令解码以生成经解码的右移指令；第一源寄存器，用于存储多个紧缩四字数据元素，四字数据元素中的每一个包括符号位；执行电路，用于执行经解码的右移指令，该执行电路包括具有符号保存逻辑的移位电路，移位电路用于将分别来自第一源寄存器中的第一和第二紧缩四字数据元素位置的第一和第二紧缩四字数据元素右移在立即数值中或在第二源寄存器中的控制值中指定的量，右移用于生成第一和第二经右移的四字，符号保存逻辑用于将符号位移位到通过第一和第二四字的右移而暴露的任何位的位置；执行电路用于导致选择第一和第二经右移的四字的包括符号位的16个最高有效的位，以便分别被写入目的地寄存器的第一和第二四字数据元素位置的16个最低有效位的区域。
右移紧缩字数据源寄存器符号位移位电路解码移位电路元素位置解码器指令指令解码保存寄存器有效位处理器写入存储暴露申请

[发明专利]用于处理分数倒数操作的装置和方法-CN201811394086.5在审
发明人： C·安德森;E·乌尔德-阿迈德-瓦尔;M·科尔内亚-哈瑟甘;R·凡伦天;M·查尼;J·考博尔;V·马杜里 -专利权人：英特尔公司
申请日： 2018-11-21 - 公布日： 2019-06-28 - 主分类号： G06F9/308 文献下载
摘要：本申请提供了用于处理分数倒数操作的装置和方法。一种用于执行倒数的装置和方法。例如，处理器的一个实施例包括：解码器，用于对倒数指令解码以生成经解码的倒数指令；源寄存器，用于存储至少一个紧缩输入数据元素；目的地寄存器，用于存储结果数据元素；以及倒数执行电路，用于执行经解码的倒数指令，该倒数执行电路用于将紧缩输入数据元素的第一部分用作对包含多组系数的数据结构的索引，以从多组系数标识第一组系数，该倒数执行电路用于使用系数和紧缩输入数据元素的第二部分的组合来生成紧缩输入数据元素的倒数。
倒数输入数据元素紧缩电路解码存储结果数据指令解码器数据结构系数标识源寄存器指令解码寄存器系数和处理器索引存储申请

[发明专利]用于将紧缩四字右移并提取紧缩双字的装置和方法-CN201811390721.2在审
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;M·查尼;V·马杜里 -专利权人：英特尔公司
申请日： 2018-11-21 - 公布日： 2019-06-28 - 主分类号： G06F15/80 文献下载
摘要：本申请提供了用于将紧缩四字右移并提取紧缩双字的装置和方法。用于对紧缩四字数据执行左移操作的装置和方法。例如，处理器的一个实施例包括：解码器，用于对右移指令解码以生成经解码的右移指令；第一源寄存器，用于存储多个紧缩四字数据元素，四字数据元素中的每一个包括符号位；执行电路，用于执行经解码的右移指令，该执行电路包括具有符号保存逻辑的移位电路，移位电路用于将分别来自第一源寄存器中的第一和第二紧缩四字数据元素位置的第一和第二紧缩四字数据元素右移在立即数值中或在第二源寄存器中的控制值中指定的量，右移用于生成第一和第二经右移的四字，符号保存逻辑用于将符号位移位到通过第一和第二四字的右移而暴露的任何位的位置；执行电路用于导致选择第一和第二经右移的四字的包括符号位的32个最高有效的位，以便分别被写入目的地寄存器的第一和第二四字数据元素位置的32个最低有效位的区域。
右移紧缩字数据源寄存器符号位电路解码移位电路元素位置指令解码器指令解码左移操作保存寄存器有效位移位处理器写入存储暴露申请

[发明专利]用于复紧缩数据元素和实紧缩数据元素的乘法和累加的装置和方法-CN201810996655.7在审
发明人： V·马杜里;E·乌尔德-阿迈德-瓦尔;J·考博尔;M·查尼;R·凡伦天;B·杨 -专利权人：英特尔公司
申请日： 2018-08-29 - 公布日： 2019-04-26 - 主分类号： G06F9/302 文献下载
摘要：公开了用于复紧缩数据和实紧缩数据的乘法和加法的装置和方法。示例方法包括：将第一源寄存器中所选择的虚数据元素与第二源寄存器中所选择的实数据元素相乘，并且将第一源寄存器中所选择的实数据元素与第二源寄存器中所选择的虚数据元素相乘，以生成多个虚乘积；将多个虚乘积的第一子集相加以生成第一临时结果，并且将多个虚乘积的第二子集相加以生成第二临时结果；对第一和第二临时结果执行取反以分别生成第三和第四临时结果；将第三临时结果与来自目的地寄存器的第一数据累加以生成第一最终结果，并且将第四临时结果与来自目的地寄存器的第二数据累加以生成第二最终结果；以及将第一和第二最终结果往回存储在目的地寄存器中。
临时结果源寄存器最终结果寄存器紧缩数据元素元素相乘实数据虚数据乘法子集第一数据累加取反加法存储

[发明专利]用于有符号字的双复数与复共轭乘法的系统、装置和方法-CN201810996983.7在审
发明人： V·马杜里;E·乌尔德-阿迈德-瓦尔;R·凡伦天;J·考博尔;M·查尼 -专利权人：英特尔公司
申请日： 2018-08-29 - 公布日： 2019-04-05 - 主分类号： G06F7/44 文献下载
摘要：本申请公开了用于有符号字的双复数与复共轭乘法的系统、装置和方法。描述了处理器中的用于双复数与复共轭乘法的系统、装置和方法的实施例。例如，执行电路执行经解码的指令以：将来自第一和第二紧缩数据源操作数中的多个紧缩数据元素位置的数据值复用至至少一个乘法器电路，第一和第二紧缩数据源操作数包括多个复数对，每个复数对包括在第一和第二紧缩数据源操作数中的共享紧缩数据元素位置处的数据值；计算第一复数与第二复数的复共轭的乘积的实部和虚部；以及将实结果存储到目的地操作数中的第一紧缩数据元素位置，并且将虚结果存储到目的地操作数中的第二紧缩数据元素位置。
复数紧缩操作数数据元素位置复共轭乘法数据源结果存储乘法器电路解码处理器复用实部虚部电路指令共享申请

[发明专利]用于执行实部的乘法与加法-减法的装置和方法-CN201810996131.8在审
发明人： V·马杜里;E·乌尔德-阿迈德-瓦尔;M·查尼;R·凡伦天;J·考博尔;B·杨 -专利权人：英特尔公司
申请日： 2018-08-29 - 公布日： 2019-04-05 - 主分类号： G06F7/52 文献下载
摘要：示例方法包括：将第一源寄存器中的紧缩N位实数据元素与第二源寄存器中的紧缩M位实数据元素相乘；将第一源寄存器中的紧缩N位虚数据元素与第二源寄存器中的紧缩M位虚数据元素相乘，以生成至少四个实乘积；从第二实乘积减去第一实乘积、从第四实乘积减去第三实乘积，以分别生成第一和第二临时结果；将第一临时结果加到第一紧缩N位数据元素、从第一紧缩N位数据元素减去第一临时结果、将第二临时结果加到第二紧缩N位数据元素、从第二紧缩N位数据元素减去第二临时结果，以分别生成第一至第四预缩放的结果；对第一至第四预缩放的结果进行缩放以分别生成第一至第四最终结果；将第一至第四最终结果存储在所指定的数据元素位置中。
紧缩临时结果源寄存器位数据减去缩放元素相乘最终结果实数据虚数据数据元素位置乘法减法加法实部存储

[发明专利]定点到浮点转换-CN201810997020.9在审
发明人： V·马杜里;E·乌尔德-阿迈德-瓦尔;R·凡伦天;J·考博尔;M·查尼 -专利权人：英特尔公司
申请日： 2018-08-29 - 公布日： 2019-04-05 - 主分类号： G06F9/30 文献下载
摘要：本申请公开了定点到浮点转换。详述了指令、执行该指令的方法、以及用于执行该指令的资源的实施例。例如，在实施例中，描述了一种处理器，该处理器包括：解码电路，用于对指令解码，该指令具有用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段；以及执行电路，用于执行经解码的指令以：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。
紧缩浮点指令操作数操作数标识符数据元素位置数据元素数据源处理器转换解码表示存储解码电路指令解码操作码归零字段电路申请

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