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[发明专利]锑掺杂的硅和硅锗膜的原位制备的方法-CN201910614722.9有效
发明人： S.B.赫纳;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-07-09 - 公布日： 2023-10-17 - 主分类号： H01L21/205 文献下载
摘要：一种用于形成锑掺杂的含硅层的工艺，包含：(a)使用锑源气体和硅源气体或硅源气体和锗源气体的组合，通过化学气相沉积在半导体结构上方沉积锑掺杂的含硅层；以及(b)在不大于800℃的温度下退火锑掺杂的含硅层。锑源气体可以包含以下中的一种或多种：三甲基锑(TMSb)和三乙基锑(TESb)。硅源气体包括以下中的一种或多种：硅烷、二硅烷、三氯硅烷(TCS)、二氯硅烷(DCS)、一氯硅烷(MCS)、甲基硅烷，以及四氯化硅。锗源气体包括锗烷。
掺杂硅锗膜原位制备方法

[发明专利]具有很细节距的三维NOR存储器阵列：装置和方法-CN202211141679.7在审
发明人： E.哈拉里;S.B.赫纳;W-Y.钱 -专利权人：日升存储公司
申请日： 2018-12-21 - 公布日： 2023-04-04 - 主分类号： G11C16/04 文献下载
摘要：一种易于制造用于具有20nm或更小的特征尺寸或具有大数目的存储器层的存储器单元的高深宽比三维存储器结构的方法。本发明还提供了沿着有源条带的相同或相对侧的相邻存储器单元之间的改善的隔离。通过在沿着有源条带的相同侧的相邻存储器单元之间引入强电介质屏障膜并通过使有源条带的相对侧的存储器单元交错来提供改善的隔离。
具有细节三维 nor 存储器阵列装置方法

[发明专利]具有很细节距的三维NOR存储器阵列：装置和方法-CN201880090142.8有效
发明人： E.哈拉里;S.B.赫纳;W-Y.钱 -专利权人：日升存储公司
申请日： 2018-12-21 - 公布日： 2022-09-13 - 主分类号： G11C16/04 文献下载
摘要：一种易于制造用于具有20nm或更小的特征尺寸或具有大数目的存储器层的存储器单元的高深宽比三维存储器结构的方法。本发明还提供了沿着有源条带的相同或相对侧的相邻存储器单元之间的改善的隔离。通过在沿着有源条带的相同侧的相邻存储器单元之间引入强电介质屏障膜并通过使有源条带的相对侧的存储器单元交错来提供改善的隔离。
具有细节三维 nor 存储器阵列装置方法

[发明专利]使用晶片键合的具有嵌入式高带宽、高容量存储器的设备-CN202080011610.5在审
发明人： K.N.夸德;R.诺曼;F.S-K.李;C.J.佩蒂;S.B.赫纳;S.L.陈;S.萨拉胡丁;M.莫菲迪;E.哈拉利 -专利权人：日升存储公司
申请日： 2020-01-29 - 公布日： 2021-09-10 - 主分类号： H01L25/00 文献下载
摘要：一种具有对高带宽、高容量快速存取存储器的嵌入式存取的电子设备，包括(a)制造在第一半导体管芯上的存储器电路，其中存储器电路包括多个模块化存储器单元，每个模块化存储器单元具有(i)存储晶体管的三维阵列、和(ii)暴露于第一半导体管芯表面的导体组，该导体组被配置用于传达与存储器单元相关联的控制、地址和数据信号；以及(b)制造在第二半导体管芯上的逻辑电路，其中该逻辑电路还包括导体，每个导体暴露在第二半导体管芯的表面，其中第一半导体管芯和第二半导体管芯被晶片键合，使得暴露在第一半导体管芯的表面的导体每个电连接到暴露在第二半导体管芯的表面的导体中的对应的一个导体。存储晶体管的三维阵列可以由NOR存储器串形成。
使用晶片具有嵌入式带宽容量存储器设备

[发明专利]用于形成多层水平NOR型薄膜存储器串的方法-CN201980080340.0在审
发明人： S.B.赫纳;W-Y.H.钱;J.周;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-12-04 - 公布日： 2021-07-23 - 主分类号： H01L27/10 文献下载
摘要：各种方法克服了局限性，并且通过以下来实现出色的缩放(i)用具有较低挑战性的纵横比的两个或更多个蚀刻步骤替换高度挑战性的高纵横比的单个蚀刻步骤，并且涉及更宽和机械稳定性更高的有源条带，(ii)在高纵横比蚀刻步骤和后续处理步骤中使用电介质支柱来支撑和保持结构稳定性，或(iii)使用多个遮蔽步骤以提供具有较低挑战性的纵横比的两个或更多个蚀刻步骤，并且涉及更宽且机械稳定性更高的有源条带。
用于形成多层水平 nor 薄膜存储器方法

[发明专利]形成多层垂直NOR型存储器串阵列的方法-CN201980080598.0在审
发明人： S.B.赫纳;W-Y.H.钱;J.周;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-12-09 - 公布日： 2021-07-23 - 主分类号： H01L21/02 文献下载
摘要：提供了一种使用镶嵌局部位线形成3维垂直NOR型存储器串阵列的方法。本发明的方法还通过分两步蚀刻局部字线来避免条带化。通过分两步刻蚀局部字线，降低了局部字线的堆叠体(“字线堆叠体”)的图案化和蚀刻的深宽比，这提高了字线堆叠体的结构稳定性。
形成多层垂直 nor 存储器阵列方法

[发明专利]三维NOR存储器阵列的制造方法-CN201980045255.0在审
发明人： E.哈拉利;S.B.赫纳;W-Y.H.钱 -专利权人：日升存储公司
申请日： 2019-07-12 - 公布日： 2021-03-26 - 主分类号： H01L27/11563 文献下载
摘要：一种制造三维存储器结构的过程包括：(a)在半导体衬底的平坦表面之上提供一个或多个有源层，每个有源层包括(i)具有第一电导率的第一半导体层和第二半导体层；(ii)将第一半导体层和第二半导体层分离的介电层；以及(ii)一个或多个牺牲层，牺牲层的至少一个与第一半导体层相邻；(b)蚀刻有源层以创建多个有源堆叠体和第一组沟槽，每个沟槽分离且暴露相邻的有源堆叠体的侧壁；(c)由硅氧化物填充第一组沟槽；(d)图案化并蚀刻硅氧化物，以创建各自邻接相邻的有源堆叠体的硅氧化物列并暴露有源堆叠体的一个或多个侧壁的部分；(e)通过各向同性蚀刻穿过有源堆叠体的侧壁的暴露的部分，从侧壁的暴露的部分移除牺牲层，以在有源层中创建对应的腔体。
三维 nor 存储器阵列制造方法

[发明专利]三维NOR存储器阵列架构及其制造方法-CN201880052556.1在审
发明人： E.哈拉里;S.B.赫纳;W-Y.钱 -专利权人：日升存储公司
申请日： 2018-06-19 - 公布日： 2020-04-17 - 主分类号： G11C16/04 文献下载
摘要：一种存储器结构包括：半导体衬底；在半导体衬底的表面上方形成的有源条带的第一堆叠体和有源条带的第二堆叠体；储存层；以及多个导体，每个导体沿实质上垂直于平坦表面的第三方向纵向延伸，从而在每个有源条带中形成至少一个NOR串，每个NOR串包括多个储存晶体管。本发明还提供了支柱结构，该支柱结构有助于在高纵横比的结构上进行蚀刻步骤，其增强了高纵横比的存储器堆叠体中的机械稳定性。
三维 nor 存储器阵列架构及其制造方法

[发明专利]用于降低三维NOR存储器阵列中的干扰的交错的字线架构-CN201810988432.6在审
发明人： S.B.赫纳;E.哈拉里 -专利权人：日升存储公司
申请日： 2018-08-28 - 公布日： 2019-03-05 - 主分类号： H01L27/11582 文献下载
摘要：一种交错的存储器单元架构，其在共用位线的相对侧上的交错存储器单元以维持存储器单元密度，同时增大这样的存储器单元之间的距离，由此降低干扰的可能性。在一个实施方式中，沿着共用的位线的第一侧的存储器单元连接到提供在存储器结构之下的全局字线的集合，且共用的位线的另一侧上的存储器单元——其相对于第一侧上的存储器单元交错——连接到存储器结构上方的全局字线。
存储器单元存储器结构交错全局字线位线架构交错存储器共用位线降低干扰字线三维集合

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