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[发明专利]锑掺杂的硅和硅锗膜的原位制备的方法-CN201910614722.9有效
发明人： S.B.赫纳;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-07-09 - 公布日： 2023-10-17 - 主分类号： H01L21/205 文献下载
摘要：一种用于形成锑掺杂的含硅层的工艺，包含：(a)使用锑源气体和硅源气体或硅源气体和锗源气体的组合，通过化学气相沉积在半导体结构上方沉积锑掺杂的含硅层；以及(b)在不大于800℃的温度下退火锑掺杂的含硅层。锑源气体可以包含以下中的一种或多种：三甲基锑(TMSb)和三乙基锑(TESb)。硅源气体包括以下中的一种或多种：硅烷、二硅烷、三氯硅烷(TCS)、二氯硅烷(DCS)、一氯硅烷(MCS)、甲基硅烷，以及四氯化硅。锗源气体包括锗烷。
掺杂硅锗膜原位制备方法

[发明专利]分段式堆叠体中的三维NOR串阵列-CN201810637149.9有效
发明人： E.哈拉里;W-Y.钱 -专利权人：日升存储公司
申请日： 2018-06-20 - 公布日： 2023-08-08 - 主分类号： H10B43/00 文献下载
摘要：半导体衬底上方形成的存储器结构包含两个或更多个模块，模块形成为上下叠置且由全局互连导体的层分开。每个存储器模块可以包含组织为NOR阵列串的存储器晶体管的三维阵列。存储器晶体管的每个三维阵列被提供垂直局部字线作为存储器晶体管的栅电极。由在存储器晶体管的三维阵列下方和上方的全局互连导体的层将这些垂直局部字线连接到半导体衬底中形成的电路。
段式堆叠中的三维 nor 阵列

[发明专利]具有分段共享源极区域的三维异或串-CN201810657596.0有效
发明人： E.哈拉里;R.A.切尔内亚 -专利权人：日升存储公司
申请日： 2018-06-20 - 公布日： 2023-07-11 - 主分类号： H10B43/20 文献下载
摘要：一种NOR串包括共享位线的多个可个别寻址的薄膜存储晶体管，其中所述可个别寻址的薄膜晶体管进一步被分组为预定数目片段。在每一片段中，该片段的薄膜存储晶体管共享源极线片段，该源极线片段与NOR串内的其他片段中的其他源极线片段电隔离。可以沿着在半导体衬底的表面之上并且平行于半导体衬底的表面提供的半导体层的有源条带，形成NOR串，其中每个有源条带包括第一导电性的第一和第二半导体子层、以及第二导电性的第三半导体子层，其中共享位线和每个源极线片段分别形成在第一和第二半导体子层中。
具有分段共享区域三维

[发明专利]具有很细节距的三维NOR存储器阵列：装置和方法-CN202211141679.7在审
发明人： E.哈拉里;S.B.赫纳;W-Y.钱 -专利权人：日升存储公司
申请日： 2018-12-21 - 公布日： 2023-04-04 - 主分类号： G11C16/04 文献下载
摘要：一种易于制造用于具有20nm或更小的特征尺寸或具有大数目的存储器层的存储器单元的高深宽比三维存储器结构的方法。本发明还提供了沿着有源条带的相同或相对侧的相邻存储器单元之间的改善的隔离。通过在沿着有源条带的相同侧的相邻存储器单元之间引入强电介质屏障膜并通过使有源条带的相对侧的存储器单元交错来提供改善的隔离。
具有细节三维 nor 存储器阵列装置方法

[发明专利]具有低有效延迟的高容量存储器电路-CN202180025131.3在审
发明人： Y.C.金;R.S.切尔尼科夫;K.N.夸德;R.D.诺曼;颜天鸿;S.萨拉胡丁;E.哈拉里 -专利权人：日升存储公司
申请日： 2021-02-05 - 公布日： 2022-11-29 - 主分类号： H01L25/00 文献下载
摘要：形成在第一半导体衬底上的第一电路与形成在第二存储器电路上的第二电路进行晶片键合，其中第一电路包括准易失性或非易失性存储器电路，第二存储器电路包括比准易失性或非易失性存储器电路具有更低读取延迟的快速存储器电路，以及逻辑电路。易失性和非易失性存储器电路可以包括静态随机存取存储器(SRAM)电路、动态随机存取存储器(DRAM)电路、嵌入式DRAM(eDRAM)电路、磁随机存取存储器(MRAM)电路、嵌入式MRAM(eMRAM)，或这些电路的任何适当组合。
具有有效延迟容量存储器电路

[发明专利]准易失性系统级存储器-CN202180025127.7在审
发明人： R.D.诺曼;E.哈拉里;K.N.夸德;F.S.李;R.S.切尔尼科夫;Y.C.金;M.莫菲迪 -专利权人：日升存储公司
申请日： 2021-02-05 - 公布日： 2022-11-18 - 主分类号： G06F12/0893 文献下载
摘要：一种高容量的系统存储器，可以从准易失性(QV)存储器电路、逻辑电路和静态随机存取存储器(SRAM)电路构成。使用SRAM电路作为QV存储器电路的缓冲器或高速缓存，系统存储器可以达到SRAM电路的访问延迟性能，并可以作为代码存储器使用。系统存储器还能够进行直接存储器访问(DMA)操作，并包括用于执行计算存储器任务的算术逻辑单元。系统存储器可以包括一个或多个嵌入式处理器。此外，系统存储器可以被配置为由多个主机处理器通过多个主机端口进行多通道存储器访问。系统存储器可以以双列直插存储器模块(DIMM)的形式提供。
准易失性系统存储器

[发明专利]具有很细节距的三维NOR存储器阵列：装置和方法-CN201880090142.8有效
发明人： E.哈拉里;S.B.赫纳;W-Y.钱 -专利权人：日升存储公司
申请日： 2018-12-21 - 公布日： 2022-09-13 - 主分类号： G11C16/04 文献下载
摘要：一种易于制造用于具有20nm或更小的特征尺寸或具有大数目的存储器层的存储器单元的高深宽比三维存储器结构的方法。本发明还提供了沿着有源条带的相同或相对侧的相邻存储器单元之间的改善的隔离。通过在沿着有源条带的相同侧的相邻存储器单元之间引入强电介质屏障膜并通过使有源条带的相对侧的存储器单元交错来提供改善的隔离。
具有细节三维 nor 存储器阵列装置方法

[发明专利]存储器结构-CN202210518136.6在审
发明人： E.哈拉里 -专利权人：日升存储公司
申请日： 2016-11-04 - 公布日： 2022-09-06 - 主分类号： G11C16/04 文献下载
摘要：一种存储器结构，包括：储存晶体管，其具有沟道区域、电荷储存区域、栅极端子、第一漏极端子或第一源极端子、以及第二漏极端子或第二源极端子，该储存晶体管具有表示储存在所述电荷储存区域中的电荷的可变阈值电压；字线，其连接至所述栅极端子以在读取操作期间提供控制电压；位线，其将所述第一漏极端子或所述第一源极端子连接到数据检测电路；源极线，其连接到所述第二漏极端子或所述第二源极端子；以及导体层，其将所述沟道区域电连接到所述半导体衬底中的所述电压源之一，以为所述沟道区域提供偏置电压，其中，所述位线和所述区域各自是沿基本上垂直于所述平坦的表面的第一方向延伸的第一导电类型的半导体材料的列。
存储器结构

[发明专利]三维垂直NOR闪速薄膜晶体管串-CN201680068774.5有效
发明人： E.哈拉里 -专利权人：日升存储公司
申请日： 2016-11-04 - 公布日： 2022-04-26 - 主分类号： G11C7/18 文献下载
摘要：存储器结构包括(a)形成在半导体衬底上方的多晶硅的有源列，每个有源列从衬底垂直地延伸并且包括第一重掺杂区域、第二重掺杂区域和一个或多个轻掺杂区域，一个或多个轻掺杂区域中的每一个相邻于第一重掺杂区域和第二重掺杂区域两者，其中有源列布置于在平行于半导体衬底的平坦的表面的第二方向和第三方向上延伸的二维阵列中；(b)在每个有源列的一个或多个表面之上提供的电荷俘获材料；以及(c)各自在长度上沿着第三方向延伸的导体。有源列、电荷俘获材料和导体一起形成多个薄膜晶体管，每个薄膜晶体管由导体中的一个、有源列的轻掺杂区域的部分、轻掺杂区域的部分和导体之间的电荷俘获材料、以及第一重掺杂区域和第二重掺杂区域形成。将与每个有源列相关联的薄膜晶体管组织到一个或多个垂直NOR串中。
三维垂直 nor 薄膜晶体管

[发明专利]布置在水平有源带中的多栅极NOR闪存薄膜晶体管串-CN202111391363.9在审
发明人： E.哈拉里 -专利权人：日升存储公司
申请日： 2016-07-27 - 公布日： 2022-03-25 - 主分类号： H01L27/1157 文献下载
摘要：多栅极NOR闪存薄膜晶体管(TFT)串阵列(“多栅极NOR串阵列”)被组织为与硅衬底的表面平行延伸的水平有源带堆，其中每堆中的TFT由沿着有源带堆的一个或两个侧壁设置的垂直局部字线控制。每个有源带至少包括在两个共享源极或漏极层之间形成的沟道层。有源带的TFT中的数据存储由设置在有源带和由相邻局部字线提供的控制栅极之间的电荷存储元件提供。取决于是否使用有源带的一侧或两侧，每个有源带可以提供属于一个或两个NOR串的TFT。
布置水平有源中的栅极 nor 闪存薄膜晶体管

[发明专利]布置在具有垂直控制栅极的堆叠的水平有源带中的多栅极NOR闪存薄膜晶体管串-CN201680057342.4有效
发明人： E.哈拉里 -专利权人：日升存储公司
申请日： 2016-07-27 - 公布日： 2021-12-07 - 主分类号： G11C16/04 文献下载
摘要：多栅极NOR闪存薄膜晶体管(TFT)串阵列(“多栅极NOR串阵列”)被组织为与硅衬底的表面平行延伸的水平有源带堆，其中每堆中的TFT由沿着有源带堆的一个或两个侧壁设置的垂直局部字线控制。每个有源带至少包括在两个共享源极或漏极层之间形成的沟道层。有源带的TFT中的数据存储由设置在有源带和由相邻局部字线提供的控制栅极之间的电荷存储元件提供。取决于是否使用有源带的一侧或两侧，每个有源带可以提供属于一个或两个NOR串的TFT。
布置具有垂直控制栅极堆叠水平有源中的 nor 闪存薄膜晶体管

[发明专利]用于形成多层水平NOR型薄膜存储器串的方法-CN201980080340.0在审
发明人： S.B.赫纳;W-Y.H.钱;J.周;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-12-04 - 公布日： 2021-07-23 - 主分类号： H01L27/10 文献下载
摘要：各种方法克服了局限性，并且通过以下来实现出色的缩放(i)用具有较低挑战性的纵横比的两个或更多个蚀刻步骤替换高度挑战性的高纵横比的单个蚀刻步骤，并且涉及更宽和机械稳定性更高的有源条带，(ii)在高纵横比蚀刻步骤和后续处理步骤中使用电介质支柱来支撑和保持结构稳定性，或(iii)使用多个遮蔽步骤以提供具有较低挑战性的纵横比的两个或更多个蚀刻步骤，并且涉及更宽且机械稳定性更高的有源条带。
用于形成多层水平 nor 薄膜存储器方法

[发明专利]形成多层垂直NOR型存储器串阵列的方法-CN201980080598.0在审
发明人： S.B.赫纳;W-Y.H.钱;J.周;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-12-09 - 公布日： 2021-07-23 - 主分类号： H01L21/02 文献下载
摘要：提供了一种使用镶嵌局部位线形成3维垂直NOR型存储器串阵列的方法。本发明的方法还通过分两步蚀刻局部字线来避免条带化。通过分两步刻蚀局部字线，降低了局部字线的堆叠体(“字线堆叠体”)的图案化和蚀刻的深宽比，这提高了字线堆叠体的结构稳定性。
形成多层垂直 nor 存储器阵列方法

[发明专利]用于电连接三维存储装置的多个水平导电层的阶梯结构-CN201980061996.8在审
发明人： R.A.瑟尼亚;W-Y.H.钱;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-09-20 - 公布日： 2021-06-04 - 主分类号： H01L23/52 文献下载
摘要：各种方法和由半导体基板上方的存储器结构(例如，具有NOR存储器串的三维布置的存储器阵列)的有源条带形成的各种阶梯结构允许高效地电连接到有源条带内的半导体层。
用于连接三维存储装置水平导电阶梯结构

[发明专利]三维NOR存储器电路制造中的晶片接合-CN201980049198.3在审
发明人： S.B.赫尔纳;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-09-23 - 公布日： 2021-03-16 - 主分类号： H01L27/04 文献下载
摘要：存储器阵列和单晶电路在同一集成电路中通过晶片接合(例如，粘合晶片接合或阳极晶片接合)来提供，并且通过互连层的导体互连。附加电路或存储器阵列可由附加晶片接合提供，并在晶片接合界面处通过互连层电连接。存储器阵列可包括具有单晶外延硅沟道材料的存储或存储器晶体管。
三维 nor 存储器电路制造中的晶片接合

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