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[发明专利]用于编写应用扩展激活的方法和系统-CN201910763094.0在审
发明人： A·萨拉马托夫;J·T·亨德森;O·欧连卡恩;P·亚伯拉罕;P·Y-L·常;K·H·朴;S·查图维迪;S·帕苏普莱蒂;P·维拉格;A·索;C-W·昌 -专利权人：微软技术许可有限责任公司
申请日： 2014-11-20 - 公布日： 2020-02-28 - 主分类号： G06F9/445 文献下载
摘要：将扩展激活包括通过第一计算设备打开第一编写应用。编写的文档被接收，并且扩展响应于该文档而被激活。所述扩展可以是在文档正在被编写时被激活的。
用于编写应用扩展激活方法系统

[发明专利]用于编写应用扩展激活的方法和系统-CN201480064394.5有效
发明人： A·萨拉马托夫;J·T·亨德森;O·欧连卡恩;P·亚伯拉罕;P·Y-L·常;K·H·朴;S·查图维迪;S·帕苏普莱蒂;P·维拉格;A·索;C-W·昌 -专利权人：微软技术许可有限责任公司
申请日： 2014-11-20 - 公布日： 2019-08-16 - 主分类号： G06F9/44 文献下载
摘要：将扩展激活包括通过第一计算设备打开第一编写应用。编写的文档被接收，并且扩展响应于该文档而被激活。所述扩展可以是在文档正在被编写时被激活的。
编写应用扩展激活

[发明专利]测试IC中的管线-CN200580022913.2无效
发明人： K·范卡姆;P·维拉格 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2005-07-06 - 公布日： 2007-06-13 - 主分类号： G01R31/3185 文献下载
摘要：一种测试集成电路中的管线(14)的结构，包括输入端口和输出端口，并可用于处理具有多个数据位的数据字。该结构包括设置在管线(14)的输入端口的每个输入处的多路复用器(18)，每个多路复用器可用于允许数据位或者测试数据位输入到管线。在操作的正常或者测试模式中，写测试块(15)可用于控制将数据位或者测试数据位写入到管线(14)中，以及在操作的正常或者测试模式中，读测试块(16)可用于控制从管线读出数据位或者测试数据位。在测试模式中写测试块(15)和读测试块(16)可用于将管线(14)作为扫描链控制。该结构比常规测试结构需要更少的硬件以及因此需要更少的硅区域。
测试 ic 中的管线

[发明专利]静态锁存器-CN200480025122.0有效
发明人： P·维拉格 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2004-08-26 - 公布日： 2006-10-11 - 主分类号： H03K3/356 文献下载
摘要：一种静态锁存器(80)，当被使能时，该静态锁存器将输入数据(D)及其互补数据(DN)传输到输出端(100)和互补输出端(98)，而当不被使能时，该静态锁存器保持输出端(100、98)上的输入数据(D、DN)。输入数据(D、DN)选通第二和第三晶体管(86、88)，使能信号(G)选通第一晶体管(90)，以使得当锁存器(80)被使能时，第一和第二晶体管(98、86)以及第一和第三晶体管(90、88)将输入数据(D)及其互补数据(DN)传送到指定的输出端(100、98)，而当锁存器(80)被禁用时，断开输入端(92、94)以保持当前输出值(Q、QN)。
静态锁存器

[发明专利]分组交换网络中返回路径的推导-CN200380106643.4无效
发明人： K·G·W·戈斯森斯;E·里普科马;P·维拉格 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2003-11-18 - 公布日： 2006-02-01 - 主分类号： H04L12/56 文献下载
摘要：用于传输数据的网络由链接在一起的一组两个和多个节点组成，例如交换机，路由器，或计算机系统。通过网络从源节点传输数据到目的节点。在分组交换网络中，称为分组的小数据单元被路由通过网络从源节点到达目的节点。这些分组也被用来编程网络。在一些情况中要求分组沿返回路径传播到源节点。在本发明中，从存储在网络节点中的信息推导返回路径。
分组交换网络返回路径推导

[发明专利]局部同步电路之间的信息交换-CN02826616.1有效
发明人： J·L·W·凯塞尔斯;A·M·G·佩特尔斯;P·维拉格 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2002-12-06 - 公布日： 2005-09-07 - 主分类号： G06F13/42 文献下载
摘要：一种局部同步电路模块，具有延迟电路，该延迟电路具有一个输入和输出，并且耦合到一个时钟输入。该延迟电路提供延迟，当该延迟包括在时钟振荡器中时，确保至少与在多个存储元件之间传输信息所需的时间一样长的时钟周期。提供了用于产生握手信号的握手电路，该握手信号用于定时局部同步电路模块与另外电路之间的信息传输。握手电路包括该延迟电路，从而握手事务期间握手信号的至少部分通过经由该延迟电路来定时，并且施加于时钟输入以对局部同步电路模块进行时钟控制。
局部同步电路之间信息交换

[发明专利]FIFO寄存器和包括FIFO寄存器的数字信号处理器-CN03813723.2无效
发明人： R·H·W·萨特斯;P·维拉格 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2003-05-27 - 公布日： 2005-08-24 - 主分类号： G06F5/06 文献下载
摘要：根据本发明的一种FIFO寄存器(10)包括寄存器单元的序列(10.1...，10.m)，其中寄存器单元包括数据部分(40)和状态部分(30)。在输入部分(20)提供的数据(Din)通过寄存器单元中的数据部分(40)，移位到输出(50)。每个单元的状态部分(30)指示那个单元中的数据部分(40)是否包括有效数据。一个单元的状态部分包括控制部件(37)，控制部件(37)连接到状态输入(32)、状态输出(33)和时钟输入(31)，并且产生输出时钟信号(Cli)，该输出时钟信号控制充电控制元件(35、36)和数据部分(40)，充电控制元件(35、36)连接到状态输入和状态输出。状态部分(30)的状态输出(33)和其后面的状态部分(30′)的状态输入(32′)共享一个通用电容节点(38)。
fifo 寄存器包括数字信号处理器