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[发明专利]任人构形计算单元-CN03808062.1有效
发明人： A·埃尔贝;W·菲斯彻;N·詹斯森;H·塞德拉克 -专利权人：因芬尼昂技术股份公司
申请日： 2003-04-07 - 公布日： 2005-11-30 - 主分类号： G06F9/302 文献下载
摘要：一计算单元，包括一第一计算单元区块，一第二计算单元区块，控制装置，以及包含连接线路的连接装置，其中，各在所述第一计算单元区块以及所述第二计算单元区块中具有相同重要性的基本胞元，乃具有一个别的连接线路，进以藉由平行操作所述等计算单元区块的所述控制装置而达成一快速缓存器交换。
构形计算单元

[发明专利]计算模数乘法之结果的装置及方法-CN03809672.2有效
发明人： W·菲斯彻尔;H·塞德拉克;J·－P·塞弗特 -专利权人：因芬尼昂技术股份公司
申请日： 2003-04-28 - 公布日： 2005-08-03 - 主分类号： G06F7/72 文献下载
摘要：本案是与用来计算相与具有一2n比特长度之一模数(N)有关的一第一操作数(A)以及一第二操作数(B)的一模数乘法的一结果有关的装置及方法，该等操作数以及该模数乃被开成为长度为该长度之一半的次操作数，并且被馈送至控制装置(14)，以控制用于依照一预先决定步骤顺序并藉相对应之输入操作数(12a，12b)与MMD模数(12c)而执行一MultModDiv运算的MMD装置，进以在一输出端(12d)获得与该MMD模数有关的整数商数值(Q⁽ⁱ⁾)以及剩余数值(R⁽ⁱ⁾)。再者，结合装置(16)乃可以用来结合来自该步骤顺序之预先决定步骤的整数商数值以及剩余数值进以获得该结果。藉由将具有，举例而言，一2n比特长度，的操作数的一模数乘法分成数个具有一n比特长度，亦即，该长度之一半，的操作数的MMD运算，便可以藉由针对于较短之操作数所想出之一计算单元上的长操作数来有效率地执行密码算法，因此，提高长密码之安全性需求乃可以有效率地适用于既有的电路。
计算乘法结果装置方法

[发明专利]电路装置及产生双轨信号之方法-CN03808490.2无效
发明人： T·科内芒德;H·塞德拉克 -专利权人：因芬尼昂技术股份公司
申请日： 2003-04-01 - 公布日： 2005-07-27 - 主分类号： H03K19/173 文献下载
摘要：本发明系有关一种电路装置及产生双轨输出信号之方法，具有一信号处理装置(12)，其有各被驱动为输入信号函数之开关及两输出(x，xq)，其中该第一输出(x)可藉由该开关(s，sq)之一被连接至位于该控制装置之第一电位(0)之足点(v)，而该第二输出(xq)可藉由该另一开关(sq，s)被连接至位于该控制装置之该足点(v)。该信号处理装置系藉由一切换装置(13)被连接至该电路装置之输出，以输出双轨输出信号。此例中，该切换装置(13)中之该输出(E1，E2)各可被连接至该输入(D1，D2)之一或两者作为控制信号(7)之函数。再者，一电位监控装置系被提供，当不经由该切换装置(13)及该信号处理装置(12)被连接至该信号处理装置之该足点(v)时，可界定该电路装置之该输出(F1，F2)处之电位。
电路装置产生双轨信号方法

[发明专利]可寻址内容之记忆单元-CN03806335.2有效
发明人： J·哈特斯奇;W·坎普;T·科内蒙德;H·塞德拉克;H·塞尔德纳 -专利权人：因芬尼昂技术股份公司
申请日： 2003-03-17 - 公布日： 2005-07-20 - 主分类号： G11C15/04 文献下载
摘要：一种可寻址内容记忆单元具有一第一记忆单元(1)，其系电连接至一比较器单元(2)，该比较器单元(2)系由至少八个晶体管(T1至T13)所构成，且各至少四个晶体管(T1至T4；T9；T10)系配置于一第一电路部分(ST1)内，且至少四晶体管(T5至T8，T11至T13)系配置于一第二电路部分(ST2)内，而各电路部分(ST1，ST2)系具有至少二电路分支。
寻址内容记忆单元

[发明专利]具能量控制之电子电路-CN02811384.5有效
发明人： A·埃贝;N·詹森;H·塞德拉克 -专利权人：因芬尼昂技术股份公司
申请日： 2002-06-06 - 公布日： 2004-12-01 - 主分类号： G06F1/32 文献下载
摘要：本案系指一种电子电路包括一控制器以及一能量决定装置，其中控制器系用以处理一处理器工作，能量决定装置系用以决定控制器之可使用能量，亦指一种电子电路的控制装置，藉由控制器可使用之能量以控制控制器，借着这种能量控制能够达成可使用能量的最大利用，以及因最大能量利用所产生的计算速度的最佳化。
能量控制电子电路

[发明专利]内存单元排列之驱动电路及操作模式-CN02815093.7无效
发明人： C·比得斯;H·塞德拉克 -专利权人：因芬尼昂技术股份公司
申请日： 2002-07-24 - 公布日： 2004-10-13 - 主分类号： G11C16/26 文献下载
摘要：具有16至32个内存单元之内存单元组之一选择晶体管(2)，系被插入至该内存单元(4)之导线。为了读取，开启一列组之该选择晶体管，而所有列的控制栅极系为低电位，且读取每一行之电流，其系透过该列组被测量与储存。在第二步骤中，被读取列的控制栅极(5)系被提升至更高的读取电位，且所得电流系与先前的电流相比较。
内存单元排列驱动电路操作模式

[发明专利]资料媒体-CN02806917.X无效
发明人： T·贝克;H·塞德拉克;J·哈梅施米特;O·温克勒 -专利权人：因芬尼昂技术股份公司
申请日： 2002-02-14 - 公布日： 2004-10-06 - 主分类号： G06F1/00 文献下载
摘要：本案是有关于一种资料媒体，其具有一非挥发电子内存(2)，系用以保持大量的资料；以及一微控制器(3)，系适合用来执行一加密操作，仅有藉由该微控制器才可允许存取该内存(2)。此具有创造性的资料媒体其特征在于在该资料被储存在该内存(2)之前，一使用者系以使用该微控制器(3)的一资料来源而被认证。
资料媒体

[发明专利]具有一定数目的电子电路组件的电路装置-CN97193433.9无效
发明人： H·塞德拉克;S·普法布;K·奥伯兰德 -专利权人：西门子公司
申请日： 1997-03-26 - 公布日： 2004-08-25 - 主分类号： G11C7/00 文献下载
摘要：本发明涉及一个具有一定数目的电子电路组件(2、3、4、5)的电路装置，这些电路组件的运行状态可以借助于一个预先确定的、可以施加于每个电路组件(2、3、4、5)上的控制信号(6、7、8、9)进入复位状态或者清除状态，在复位状态或者清除状态中，电路组件(2、3、4、5)的数据内容假设为逻辑零值。预先规定一个用于以逻辑零值在时间上连续进行对全部的电路组件(2、3、4、5)的数据内容的复位的可激活的控制电路(25)，其具有与电路组件(2、3、4、5)的数目相符的彼此串联的中断级别(26、27、28、29)的数目，同时，分配给每个电路组件(2、3、4、5)各一个控制电路(25)的一个中断级别(26、27、28、29)，通过一个由邻近在前装置的中断级别(26、27、28、29)产生的打开信号(42、43、44、45)，为了在附属的电路组件上输出控制信号，激活或者激励除了第一中断级别外的每个中断级别(26、27、28、29)，中断级别(26、27、28、29)在实现附属的电路组件(2、3、4、5)复位后自身输出一个打开信号(42、43、44、45)，其用于控制或者激活邻近后面装置的中断级别(26、27、28、29)。(图1)
具有定数目的电子电路组件电路装置

[发明专利]频率调整装置-CN02809399.2无效
发明人： H·塞德拉克;O·克奈弗勒;U·维德;高煦伟 -专利权人：因芬尼昂技术股份公司
申请日： 2002-04-08 - 公布日： 2004-06-23 - 主分类号： G06F1/08 文献下载
摘要：本发明系关于一种频率调整电路，用于一电路排列之依电流消耗而定之时脉供应。该频率调整电路具有一电流测量装置(2)用以测量该电路排列(1)之实时电流消耗，一可控制的时脉供应电路(4)可被连接至该电路排列(1)之一时脉输入(11)，以及一控制电路(3)用以基于该被测量之电流消耗而驱动该时脉供应电路(4)，该电路排列(1)中之电流消耗的增加产生该时脉供应电路之该输出(6)之时脉频率中的降低效应。此电路确保最大的允许电流消耗不被超过，但同时电路的最大功率藉由最大时脉频率而有可能。
频率调整装置

[发明专利]使用不同长度命令字符时辨识正确命令进入地址之方法-CN02808788.7无效
发明人： H·哈尔特利比;H·塞德拉克 -专利权人：因芬尼昂技术股份公司
申请日： 2002-04-18 - 公布日： 2004-06-16 - 主分类号： G06F9/30 文献下载
摘要：本发明提供一种识别一正确命令进入地址之方法。为此，每一命令字符具有一指定的启始位，而长命令字符具有区别用之一第二启始位。
使用不同长度命令字符辨识正确进入地址方法

[发明专利]于目标记忆位置中储存大量资料之方法及储存系统-CN01822972.7有效
发明人： F·－J·布鲁克马尔;C·梅;W·珀克兰特;H·塞德拉克 -专利权人：因芬尼昂技术股份公司
申请日： 2001-12-06 - 公布日： 2004-04-28 - 主分类号： G11C16/10 文献下载
摘要：于一种在一目标内存位置储存大量资料之方法中，该资料量首先被储存于一非挥发缓冲存储器位置(10)。随后检查该数据是否成功地被储存于该非挥发缓冲存储器位置(10)。如果检查步骤产生一正结果，将被写入该预定资料量之该目标内存位置(12)被清除。于该目标内存位置(12)之清除步骤之后，资料从非挥发缓冲存储器位置(10)传输至目标内存位置(12)。为结束储存周期，非挥发缓冲存储器位置(10)随后被清除以便可为一新的储存运作所利用。因此达成的效果为从来源内存(20)至目标内存(12)之安全且不复杂之传输。
目标记忆位置储存大量资料方法系统

[发明专利]资料载体之微处理器电路及组织存取储存于内存资料之方法-CN02804616.1有效
发明人： F·－J·布雷克马尔;H·弗里丁格;H·塞德拉克;C·梅 -专利权人：因芬尼昂技术股份公司
申请日： 2002-01-25 - 公布日： 2004-04-21 - 主分类号： G06F12/14 文献下载
摘要：本发明提出一用以组织存取储存于一内存之资料或程序的微处理电路，系具有至少一微处理器、一供操作系统使用的内存，以及至少一用以让个别外部程序可闲置程序设计的内存、复数个在内存中具有个别寻址空间的内存区域提供给闲置程序设计，每个地址空间系被配以一识别符(identifier)，且具有在内存区域寻址之前的个案中用以把此被个别分派至内存区域的识别符加载一第一辅助缓存器的装置，该装置亦把被寻址的内存区域的识别符加载一第二缓存器，并执行该第一与第二辅助缓存器的比较。再者，准备工作系针对一内存区域的每个地址空间而执行，以至于被派到至少一具有存取权限的位序列上，而密码指令与敏感资料系可藉其保护而免于受到来自于其它外部程序的写入存取。
资料载体微处理器电路组织存取储存内存方法

[发明专利]可携式数据载体之微处理器电路-CN02803895.9有效
发明人： C·梅;H·塞德拉克 -专利权人：因芬尼昂技术股份公司
申请日： 2002-01-15 - 公布日： 2004-04-07 - 主分类号： G06F9/30 文献下载
摘要：本发明提出一种微处理器电路，其具一控制单元、一内存以使用至少一具功能的程序以供自由规画、一堆栈以缓冲储存资料及具至少一缓存器的缓存器组，其更进一步具一辅助缓存器，其储存一些位，每一位被指定至该缓存器组的缓存器的其中之一且显示该缓存器组的个别缓存器是否包括数据项。
可携式数据载体微处理器电路

[发明专利]CPU安全之提升方法-CN02803824.X有效
发明人： H·哈特利布;H·塞德拉克;F·克鲁格 -专利权人：因芬尼昂技术股份公司
申请日： 2002-01-16 - 公布日： 2004-03-31 - 主分类号： G06F9/30 文献下载
摘要：本发明揭示的一种方法中，系使用包括提取阶段(1)、译码阶段(2)、执行阶段(3)及写回阶段(4)的管线。写回阶段包含至少一个寄存器(41)，其使用不会导致CPU之任何状态的改变，以及包含至少一个寄存器(42)，其使用会导致CPU的状态改变。根据本发明，至少一个随机选择码序列会于译码阶段中插入，以作为保持位置码序列或虚设码序列，而使得藉由DPA的攻击变得较为困难。
cpu 安全提升方法

[发明专利]验证数据载体真实性的方法-CN98808062.1有效
发明人： H·塞德拉克;F·－J·布吕克马尔 -专利权人：因芬尼昂技术股份公司
申请日： 1998-07-29 - 公布日： 2004-03-24 - 主分类号： G07F7/12 文献下载
摘要：在验证一种作为芯片卡构成的数据载体的真实性的方法中，数据载体(1)的物理特征(X)以加密的形式存储在这个数据载体中。加密形式的特征(X)传送到一个读/写终端(3)，这个终端自己测试物理特征(X)。使用一个保密的密钥(K_s，s)加密物理特征(X)，并且在读/写终端(3)使用一个公开密钥(K_s，p)解密物理特征。比较解密得到的物理特征和测量得到的物理特征，当一致时，确定真实性。因为保密的密钥(K_s，s)或者被保存在数据载体(1)中或者被保存在读/写终端(3)中，所以具有高度安全性。
验证数据载体真实性方法

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