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[发明专利]一种针对以太网交换器管理帧的快速转发系统-CN202210762475.9有效
发明人：冯海强;李小波;赵文琦;马徐瀚;张方;李龙飞;杨靓;王剑峰 -专利权人：西安微电子技术研究所
申请日： 2022-06-30 - 公布日： 2023-09-26 - 主分类号： H04L47/6275 文献下载
摘要：本发明属于计算机通信及网络领域，具体涉及一种针对以太网交换器管理帧的快速转发系统。当交换器管理端口输入数据帧时，解析器首先通过opcode码进行快速识别，转发控制逻辑在收到管理帧标识信号后优先进行索引查询，不再需要和其它端口的输入数据参与轮询，从而能够快速产生转发结果；在输出端口，通过设置优先级最高的专用队列，使管理帧能够优先输出；这种方法避免了管理帧在输入端口、转发控制与输出端口的仲裁排队，大大缩短了管理帧的交换延迟，从而实现了对网络的及时管理，具有很高的工程应用价值。
一种针对以太网交换管理快速转发系统

[发明专利]一种基于pcie接口的以太网控制器异常处理系统和方法-CN202210101289.0有效
发明人：冯海强;李龙飞;史阳春;张方;刘欢;赵文琦;马徐瀚;杨靓;王剑峰 -专利权人：西安微电子技术研究所
申请日： 2022-01-27 - 公布日： 2023-06-20 - 主分类号： H04L41/0654 文献下载
摘要：本发明公开了一种基于pcie接口的以太网控制器异常处理系统和方法，包括DMA控制模块、master接口中断状态控制信息模块、BD控制信息模块、mwr模块和slave接口中断状态控制信息模块；能够及时的对故障状态进行诊断、现场记录及告知主机；提供的两种处理机制不仅能够避免复位引起的时间开销，同时也能够保证在链路恢复后，数据帧的完整性和正确性。
一种基于 pcie 接口以太网控制器异常处理系统方法

[发明专利]一种对多种以太网接口模式的通用时钟管理系统和方法-CN202211337852.0在审
发明人：冯海强;李小波;赵文琦;马徐瀚;张方;李龙飞;杨靓;王剑峰 -专利权人：西安微电子技术研究所
申请日： 2022-10-28 - 公布日： 2023-02-03 - 主分类号： H04L7/027 文献下载
摘要：本发明公开了一种对多种以太网接口模式的通用时钟管理系统和方法，包括PLL模块、Devider模块、MUX_1模块、MUX_2模块、MAC模块、MUX_3模块、MUX_4模块、MUX_6模块、MUX_7模块；通过对各种接口模式下时钟信号进行复用以及设置双向管脚，从而减少了信号数量；通过对接收和发送通路进行分离，使接口更加清晰；用户只需要根据自己的需求选择端口模式及工作频率，该结构会自动切换到与其适配的时钟频率；通用时钟管理方法有效解决了时钟结构复杂、接口信号多、用户不易使用的问题；同时通过对RGMII接口两种工作模式下时钟路径和数据路径的分离，保证了物理实现时序的收敛性。
一种多种以太网接口模式通用时钟管理系统方法

[发明专利]一种多维度动态中断聚合方法、系统、设备及存储介质-CN202111277242.1在审
发明人：李龙飞;马徐瀚;李小波;冯海强;赵文琦;王剑峰;杨靓 -专利权人：西安微电子技术研究所
申请日： 2021-10-29 - 公布日： 2022-02-01 - 主分类号： G06F9/48 文献下载
摘要：本发明公开了一种多维度动态中断聚合方法、系统、设备及存储介质，当控制器接收到或发送完一个数据帧时，多阈值机制和定时器机制会同时启动并进行中断聚合的判断；在得到上述两项判断结果后，分别与写回阈值、预取阈值和BD不足阈值进行比较；在下一次中断产生之前，若控制器又接收到或发送完一个数据帧时，相对时间定时器清零并重新计时，而绝对时间定时器继续计时；当相对时间定时器或绝对时间定时器超时时，若控制器当前未进行数据收发，则产生中断，否则待当前数据收发完成后，产生中断；产生中断后，相对时间定时器、绝对时间定时器均清零，在此之后控制器第一次接收到或发送完一个数据帧时，两个定时器又同时启动，如此循环。
一种多维动态中断聚合方法系统设备存储介质

[发明专利]一种高速以太网交换芯片的存储冗余系统-CN201910075688.2有效
发明人：冯海强;王剑峰;赵文琦;李小波;马徐瀚 -专利权人：西安微电子技术研究所
申请日： 2019-01-25 - 公布日： 2020-11-06 - 主分类号： H04L12/933 文献下载
摘要：本发明公开了一种高速以太网交换芯片的存储冗余系统，包括依次电连接的若干收发器模块、GMAC模块和数据缓存模块；若干GMAC模块均与控制单元相交互；控制单元分别与转发端口判定模块、管理单元以及帧解析模块相交互；帧解析模块通过地址管理模块和VLAN管理模块与转发端口判定模块相交互；本发明克服了芯片存储空间无限增大的需求，在不明显增加芯片面积的情况下，解决了端口的阻塞引起整个芯片瘫痪的风险，降低了芯片成本，保证了交换数据的有效转发。本发明存储冗余设计电路结构有效解决了端口的阻塞引起整个芯片瘫痪的风险，保证了交换数据的有效转发。
一种高速以太网交换芯片存储冗余系统

[发明专利]一种面向指令存储器的可靠性评估方法-CN201610286196.4有效
发明人：陈庆宇;马徐瀚;赵坤鹏;曹天娇;段青亚;吴龙胜 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2016-05-03 - 公布日： 2018-12-25 - 主分类号： G11C29/18 文献下载
摘要：本发明提供一种面向指令存储器的可靠性评估方法，通过统计和分析编译后应用程序中的指令类型及寻址模式，可用于各类应用程序的可靠性统计分析。本发明根据指令集体系结构ISA的定义，将指令字的二进制编码分为有效位和无效位两类，并且基于指令无效位发生翻转时不影响可靠性这一客观事实进行逐条指令的可靠性建模，定义了可靠性为未发生错误翻转，和/或所有的错误翻转皆发生在无效位中，从而在可靠性建模过程中考虑了当指令无效位发生翻转并不影响指令可靠性的客观事实，最后归一化后的程序指令可靠性进行指令存储器的MTTF评估。同时采用以应用程序中所有指令为基准对可靠性进行归一化处理，充分衡量高频指令对指令存储器MTTF的影响。
一种面向指令存储器可靠性评估方法

[发明专利]一种支持多路时钟的无毛刺切换电路-CN201610008589.9有效
发明人：陈庆宇;马徐瀚;曹天骄;赵坤鹏;吴龙胜 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2016-01-07 - 公布日： 2018-07-24 - 主分类号： H03K5/1252 文献下载
摘要：本发明提供一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；通过译码电路对时钟选择信号实现独热码形式的译码，将log2 N位时钟选择信号转变为N位独热码编码的译码结果，保证了有效时钟使能信号的唯一性和排他性，同时多时钟互锁电路根据当前输出的时钟使能对译码结果进行处理，若当前输出的时钟使能与译码结果不相等，在首先关闭所有的时钟使能，再将译码结果作为新的时钟使能信号打开对应的时钟，实现时钟信号的无毛刺切换。本发明可以实现N路输入时钟的无毛刺切换，支持任意的切换顺序，为整体电路的工作模式提供了更强的灵活性。
一种支持时钟毛刺切换电路

[发明专利]一种面向128位并行输入的CRC‑32校验电路-CN201510504485.2有效
发明人：赵坤鹏;陈庆宇;吴龙胜;马徐瀚 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-08-17 - 公布日： 2018-04-20 - 主分类号： H03M13/09 文献下载
摘要：本发明提供的一种面向128位并行输入的CRC‑32校验电路，通过基于预处理矩阵的硬件电路对4组32位并行数据分别进行编码，对CRC寄存器中的CRC值进行多级编码操作。将得到的各级编码结果分别与4组并行数据的预处理结果进行异或运算，在整数字节编码模块中对数据和各级CRC值编码结果进行进一步编码运算得到非整字的编码结果，最终通过next_crc选择模块选择出最终的编码结果，通过反相器得到CRC值，通过比较器得到校验结果。在不增加硬件成本、不降低整体系统性能的基础上，提供了高效率的CRC编解码电路，大大提高了实时处理数据的速度和数据传输效率，能够实现对128位以内的8*N位并行数据的CRC编码校验。
一种面向 128 并行输入 crc 32 校验电路

[发明专利]一种用于128位并行数据的CRC校验矩阵生成方法-CN201510504163.8有效
发明人：赵坤鹏;陈庆宇;吴龙胜;马徐瀚 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-08-17 - 公布日： 2018-04-17 - 主分类号： H03M13/09 文献下载
摘要：本发明提供一种用于128位并行数据的CRC校验矩阵生成方法，减少了级联结构带来的链路延迟，实现高速串行通信中接收或发送数据的实时校验，用于128位并行数据的CRC校验矩阵的生成方法。该方法提供了直接对128并行数据进行CRC编解码的校验矩阵，从而避免使用延时较大的级联结构，提高了128位并行数据的CRC编解码效率，实现高速串行通信中接收或发送数据的实时校验。基于该校验矩阵的CRC电路可以用于PCIe 3.0物理层中的128位并行数据的实时CRC校验，保证了数据的高效率传输。
一种用于 128 并行数据 crc 校验矩阵生成方法

[实用新型]一种自纠正多位错误的有限状态机电路-CN201620320486.1有效
发明人：艾刁;马徐瀚;石文侠;陈庆宇;吴龙胜 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2016-04-15 - 公布日： 2016-10-12 - 主分类号： H03K19/20 文献下载
摘要：本实用新型一种自纠正多位错误的有限状态机电路，对译码纠错的开销低，纠错率高。其包括依次连接的次态产生电路、现态寄存器组、状态校验电路和状态机输出产生电路；次态产生电路的输入端分别连接状态机控制信号，以及状态校验电路输出的校验后的状态机现态编码；输出端经输出的次态编码信号与现态寄存器组的输入端连接；现态寄存器组的时钟端和复位端分别连接时钟信号、复位信号，输出端经输出的状态机现态与状态校验电路输入端连接；状态校验电路的输出端经校验后的状态机现态编码与状态机输出产生电路的输入端连接；状态机输出产生电路的输入端还连接状态机控制信号，输出端输出状态机标志信号作为该有限状态机电路的输出。
一种纠正错误有限状态机电路

[发明专利]一种基于主动链接备份数据的处理器容错结构及方法-CN201510847833.6在审
发明人：陈庆宇;马徐瀚;曹天骄;赵坤鹏;吴龙胜 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-11-27 - 公布日： 2016-04-20 - 主分类号： G06F11/14 文献下载
摘要：本发明公开了一种基于主动链接备份数据的处理器容错结构及方法，包括五级流水结构、流水控制模块、校验码编码模块、PC寄存器及增强型寄存器文件REF；该容错结构对源操作数和目标操作数进行动态监测，若源操作数和目标操作数相等且存储地址不同，则为两者建立备份链接，并将链接关系存储在增强型寄存器文件REF中；指令执行过程中同时对源操作数及源、目标操作数的链接关系进行读取，若某个源操作数出现错误时，则利用其对应的备份链接关系，读取与源操作数相同的备份数据进行后续的处理器操作。本发明公开的处理器结构通过动态维护数据备份链接关系表，充分利用了不同寄存器单元中的数据冗余备份，提高了处理器的可靠性。
一种基于主动链接备份数据处理器容错结构方法

[实用新型]一种无毛刺的时钟切换电路-CN201520337686.3有效
发明人：陈庆宇;赵鲲鹏;马徐瀚;吴龙胜;盛廷义 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-05-22 - 公布日： 2015-09-02 - 主分类号： G06F1/06 文献下载
摘要：一种无毛刺的时钟切换电路包括反相器，第一、二与门，第一、二同步电路，第五、六寄存器和门控电路；反相器输入端连接时钟选择信号；第一与门输入端连接反相器输出端和第六寄存器反向输出端，输出端连接第一同步电路和第五寄存器的输入端；第二与门输入端连接时钟选择信号和第五寄存器反向输出端，输出端依次连接第二同步电路和第六寄存器输入端；第一同步电路和第五寄存器时钟端连接第一时钟；第二同步电路和第六寄存器时钟端连接第二时钟；第一同步电路和第五寄存器复位端，第二同步电路和第六寄存器置位端，分别连接全局复位；门控电路输入端连接第五寄存器正向输出端和第一时钟，以及第六寄存器正向输出端和第二时钟，输出端输出无毛刺时钟。
一种毛刺时钟切换电路

[实用新型]一种基于反相逻辑的三模冗余表决电路-CN201520338597.0有效
发明人：陈庆宇;马徐瀚;赵鲲鹏;吴龙胜;盛廷义 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-05-22 - 公布日： 2015-09-02 - 主分类号： H03K19/20 文献下载
摘要：本实用新型提供一种TMR表决电路硬件消耗低，关键路径缩短的基于反相逻辑的三模冗余表决电路，其包括第一两输入与非门、第二两输入与非门、第三两输入与非门及三输入与非门；三模冗余表决电路的三个输入两两分别连接至第一两输入与非门、第二两输入与非门、第三两输入与非门的输入端，第一、二、三与非门的输出端分别连接至三输入与非门的三个输入端，三输入与非门的输出端输出三模冗余表决电路的输出信号。在保证输入输出不变的同时，将电路逻辑进行优化转变，用满足与非型的反向表达式的逻辑表决电路，使之不仅能够满足CMOS电路输出的反相特征，而且降低了硬件消耗，硬件消耗降低30.7％，最长PMOS串联链缩短了原来的1/3。
一种基于逻辑冗余表决电路

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