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[发明专利]在暂停状态期间的存储器装置中的峰值功率管理-CN202211649879.3在审
发明人：于亮;J·S·帕里;顾福敏;J·P·阿格鲁巴特 -专利权人：美光科技公司
申请日： 2022-12-21 - 公布日： 2023-06-23 - 主分类号： G11C16/30 文献下载
摘要：本申请案的实施例涉及在暂停状态期间的存储器装置中的峰值功率管理。存储器装置包含存储器裸片，每一存储器裸片包含存储器阵列和控制逻辑，所述控制逻辑与所述存储器阵列以操作方式耦合以执行峰值功率管理(PPM)操作。所述PPM操作包含：致使存储器裸片处于暂停状态以暂停具有经预留电流预算的第一媒体存取操作的执行；接收在所述暂停状态期间执行至少第二媒体存取操作的请求集合；以及响应于接收到所述请求集合，通过相对于所述经预留电流预算实施电流预算仲裁逻辑来处置所述请求集合。
暂停状态期间存储器装置中的峰值功率管理

[发明专利]多个并发存储器存取操作的优先化功率预算仲裁-CN202211111221.7在审
发明人： L·努比莱;W·迪·弗朗西斯可;顾福敏;A·摩哈马萨德;B·约里奥;于亮 -专利权人：美光科技公司
申请日： 2022-09-13 - 公布日： 2023-03-17 - 主分类号： G06F13/16 文献下载
摘要：本申请涉及多个并发存储器存取操作的优先化功率预算仲裁。一种存储器装置包含存储器裸片，每一存储器裸片包含：存储器阵列；存储器，其用以存储数据结构；以及控制逻辑，其包含：多个处理线程，其用以在所述存储器阵列上并发地执行存储器存取操作；优先级环形计数器，所述数据结构用以存储所述优先级环形计数器的值与所述多个处理线程的子集之间的关联；线程管理器，其用以在功率管理循环之前使所述优先级环形计数器的所述值递增且识别对应于所述多个处理线程的所述子集的一或多个优先化处理线程；以及峰值功率管理器，其与所述线程管理器耦合且用以在所述功率管理循环期间优先化功率到所述一或多个优先化处理线程的分配。
并发存储器存取操作优先功率预算仲裁

[发明专利]用于存储器装置中的多个并发存取操作的功率预算仲裁-CN202111091887.6在审
发明人： L·努比莱;A·摩哈马萨德;B·约里奥;W·迪·弗朗西斯可;曹远航;L·德桑蒂斯;顾福敏 -专利权人：美光科技公司
申请日： 2021-09-17 - 公布日： 2022-03-18 - 主分类号： G06F13/16 文献下载
摘要：本公开涉及用于存储器装置中的多个并发存取操作的功率预算仲裁。存储器装置包含多个存储器裸片，所述多个存储器裸片中的每一存储器裸片包括存储器阵列及控制逻辑。所述控制逻辑包括：多个处理线程，其用于对所述存储器阵列并发执行存储器存取操作；线程选择组件，其用于在所述相关联存储器裸片的功率管理循环内识别所述多个处理线程中的一或多个处理线程；及功率管理组件，其用于确定与所述一或多个处理线程相关联的功率量及在所述功率管理循环期间请求所述功率量。
用于存储器装置中的并发存取操作功率预算仲裁

[发明专利]一种预防SoC振荡器不稳态的方法及装置-CN201010571281.8有效
发明人： 顾福敏 -专利权人：上海华虹集成电路有限责任公司
申请日： 2010-12-02 - 公布日： 2012-06-06 - 主分类号： G06F11/00 文献下载
摘要：本发明公开了一种预防SoC振荡器不稳态的方法，应用在用户程序中需要切换振荡器频率的位置处，定义该位置前、后两程序段分别为应用程序段一和二，则步骤为：1)振荡器频率调整前，查询看门狗开启记录，若未开启过，则开启看门狗并设置开启记录；若已开启过，则转到应用程序段二；2)振荡器频率调整后，进行循环喂狗操作，若正常，则关闭看门狗，转到应用程序段二；若异常，则复位，重新从应用程序段一开始执行。本发明还公开了实现该方法的装置。该方法及装置利用看门狗监测MCU程序运行状态，当振荡器在频率调整过程中出现不稳态时，看门狗自动复位MCU，从而在不增加硬件开销情况下，避免了由振荡器不稳态引发的芯片工作异常情况。
一种预防 soc 振荡器稳态方法装置

[发明专利]同步FIFO电路系统-CN200910201755.7有效
发明人： 顾福敏 -专利权人：上海华虹集成电路有限责任公司
申请日： 2009-11-05 - 公布日： 2011-05-11 - 主分类号： G06F5/10 文献下载
摘要：本发明公开了一种同步FIFO电路系统，包括：多个基本存储单元电路，各基本存储单元电路通过级联方式依次连接；前级基本存储单元电路的阻塞控制输出作为后级基本存储单元电路的阻塞控制输入，第一个基本存储单元电路的前级阻塞控制输入为0，即不阻塞，最后一个基本存储单元电路的阻塞控制输出悬空；后级基本存储单元电路的数据输出作为前级基本存储单元电路的数据源1的输入，最后一个基本存储单元电路的数据源1的输入为全0。本发明能够实现版图的快速定制，并可优化集成电路芯片面积，适用于诸如内存管理模块等逻辑设计中。
同步 fifo 电路系统