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[发明专利]HDMI接收方法及装置-CN202011483295.4在审
发明人：徐国 -专利权人： 上海安路信息科技有限公司
申请日： 2020-12-15 - 公布日： 2021-04-13 - 主分类号： H04N21/4363 文献下载
摘要：本申请公开了一种HDMI接收方法及装置，应用于接收端，接收端包括奇数采集模块以及偶数采集模块，接收端通过HDMI接口连接发送端，所述方法包括：接收发送端发送的传输信息，传输信息包括多个传输数据，通过奇数采集模块从多个传输数据采集预设数据量的传输数据生成第一检测数据组，通过偶数采集模块从多个传输数据采集预设数据量的传输数据生成第二检测数据组，判断第一检测数据组以及第二检测数据组中是否包含预先设定的标准传输数据组，在第一检测数据组中包含预先设定的标准数据组时，通过奇数采集模块接收发送端发送的数据，在第二检测数据组中包含预先设定的标准数据组时，通过偶数采集模块接收发送端发送的数据。
hdmi 接收方法装置

[发明专利]基于SIOU的微总线型DSP电路架构-CN202011214929.6在审
发明人：邓永国 -专利权人： 上海安路信息科技有限公司
申请日： 2020-11-03 - 公布日： 2021-02-19 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于SIOU的微总线型DSP电路架构，包括SIOU微总线和至少一个信号运算单元，SIOU微总线包括串行输入输出单元，至少一个信号运算单元挂接在SIOU微总线上。SIOU微总线的数据输入端用于输入数据信号，至少一个信号运算单元用于对输入的数据信号进行运算，SIOU微总线的数据输出端用于输出运算后的数据信号，SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。相较于现有技术，本发明通过采用串行输入输出单元，可以以单列或多列、单行或多行、或行列组合形式在FPGA芯片架构中配置微总线型DSP电路，实现了挂载的信号运算单元功能可选以及信号运算单元数量可灵活挂载，电路结构灵活，适用于精度和速度及功耗要求较高的场景中。
基于 siou 线型 dsp 电路架构

[发明专利]基于FPGA的卷积参数加速装置、数据读写方法-CN201910708612.9有效
发明人：马向华;马成森;边立剑 -专利权人： 上海安路信息科技有限公司
申请日： 2019-08-01 - 公布日： 2021-02-19 - 主分类号： G06N3/063 文献下载
摘要：本申请公开了基于FPGA的卷积参数加速装置、数据读写方法，该方法包括：判断是否为输入的一组卷积参数的最后一个，若不是最后一个，则写控制计数器自增，在第一随机读写存储器中为该组卷积参数中的每个分配地址；判断是否为输出的一组卷积参数的最后一个，若不是最后一个，所述第一随机读写存储器根据地址输出该组卷积参数中的一个，第一读控制计数器自增；判断是否完成该组卷积参数的预定次数的输出，若完成，则所述第一读控制计数器、第二读控制计数器清零。
基于 fpga 卷积参数加速装置数据读写方法

[发明专利]小数分频锁相环锁定检测方法及其系统-CN201910257380.X有效
发明人：蒋德军 -专利权人： 上海安路信息科技有限公司
申请日： 2019-04-01 - 公布日： 2021-02-02 - 主分类号： H03L7/18 文献下载
摘要：本申请涉及集成电路领域，公开了一种小数分频锁相环锁定检测方法及其系统。该方法包括用该压控振荡器输出的第一时钟对输入该锁相环的参考时钟进行采样后得到采样信号，其中该第一时钟频率高于该参考时钟；将该采样信号作为基准时钟，采样计算N个基准时钟周期内的该分频器的计数器的过零状态值和计数值，所述计数值是在所述N个基准时钟周期内所述第一时钟的周期个数，其中N≥1；以及根据该过零状态值和该分频器的输入分频比确定该锁相环的锁定状态。本申请实施方式中对小数锁相环锁定状态检测的检测速度快、准确率高。
小数分频锁相环锁定检测方法及其系统

[发明专利]一种FPGA码流的加解密装置及方法-CN201910363336.7有效
发明人：仇斌;厚娇 -专利权人： 上海安路信息科技有限公司
申请日： 2019-04-30 - 公布日： 2021-02-02 - 主分类号： H04L9/06 文献下载
摘要：本申请公开了一种FPGA码流的加解密装置及方法，该装置包括：配置数据码流，判断是否需要对所述数据码流进行加密；若采用第一加密方式进行加密，生成第一加密码流及第一加密同步字，若采用第二加密方式进行加密，生成第二加密码流及第二加密同步字；接收加密的数据码流，检测所述加密的数据码流中是否存在加密同步字；若检测到第一加密同步字，采用第一解密方式对所述加密的数据码流进行解密，若检测到第二加密同步字，采用第二解密方式对所述加密的数据码流进行解密。
一种 fpga 解密装置方法

[发明专利]FPGA的布线方法及系统-CN201811466368.1有效
发明人：王钦克 -专利权人： 上海安路信息科技有限公司
申请日： 2018-12-03 - 公布日： 2021-02-02 - 主分类号： G06F30/347 文献下载
摘要：本申请涉及集成电路领域，公开了一种FPGA的布线方法及系统。在进行时序驱动布线过程后，增加了时序改进布线过程。该时序改进布线过程是根据对关键时序路径以及布线资源使用情况的具体分析，对关键时序路径上线网的连线延时进行优化，使集成电路的速度更快、性能越好。
fpga 布线方法系统

[发明专利]电源切换电路-CN202010579170.5有效
发明人：罗可欣;吴智;王晓峰;季科夫 -专利权人： 上海安路信息科技有限公司
申请日： 2020-06-23 - 公布日： 2021-02-02 - 主分类号： H02J9/06 文献下载
摘要：本发明提供了一种电源切换电路，应用于静态存储器的电源切换，包括第一电源切换单元、低压差稳压单元和拷贝偏执单元，所述静态存储器通过所述第一电源切换单元与第一电源连接，所述静态存储器通过所述低压差稳压单元与第二电源连接，所述拷贝偏执单元与所述低压差稳压单元连接，用于拷贝所述低压差稳压单元的预置电压。所述电源切换电路中，包括低压差稳压单元和拷贝偏执单元，所述拷贝偏执单元与所述低压差稳压单元连接，用于拷贝所述低压差稳压单元的预置电压，能够使得所述低压差稳压单元的阈值电压更加合理，从而能够避免所述低压差稳压单元的输出电压欠冲和过程过大。
电源切换电路

[发明专利]交并比电路-CN201911396868.7有效
发明人：张晨晨;边立剑 -专利权人： 上海安路信息科技有限公司
申请日： 2019-12-30 - 公布日： 2021-02-02 - 主分类号： G06N3/063 文献下载
摘要：本发明提供了一种交并比电路，用于卷积神经网络，所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第二减法器，所述第一边值计算电路和所述第二边值计算电路均包括第一过程值计算电路、第二过程值计算电路和第二减法器，所述第二过程值计算电路包括第三减法器、第三移位器、第四减法器、第四移位器和第二比较单元，所述第三移位器和所述第二比较单元均与所述第三减法器连接，所述第四移位器和所述第二比较单元均通过所述第四减法器连接，通过电路实现了IOU算法，从而降低了卷积神经网络的整体功耗。
交并电路

[发明专利]图像缩小方法与图像缩小系统-CN202010118597.5有效
发明人：边立剑;叶梦琦;张晨晨 -专利权人： 上海安路信息科技有限公司
申请日： 2020-02-26 - 公布日： 2021-02-02 - 主分类号： G06T3/40 文献下载
摘要：本发明提供了一种图像缩小方法，包括将所述源图像第一方向上的像素点按所述第一缩小像素点数和所述第二缩小像素点数将连续的像素点缩小为1个点，以得到所述源图像在所述第一方向上缩小的中间图像。所述图像缩小方法中，仅需要计算一次所述第一缩小像素点数和所述第二缩小像素点数，不需要重复计算，从而大大降低了对除法器和乘法器的使用，减少了对资源的占用。本发明还提供了一种用于实现所述图像缩小方法的图像缩小系统。
图像缩小方法系统

[发明专利]分频器及其芯片-CN201910300501.4有效
发明人：宋孝立 -专利权人： 上海安路信息科技有限公司
申请日： 2019-04-15 - 公布日： 2021-01-15 - 主分类号： H03K23/66 文献下载
摘要：本申请涉及集成电路领域，公开了一种分频器及其芯片。该分频器包括多路复用器、系数调节模块、可编程计数器、判决模块、第一信号生成器、第二信号生成器和输出控制模块，该分频器根据输入的第一时钟信号生成并输出第二时钟信号，且该第二时钟信号的分频比、占空比任意连续可调，及相位在预设范围内连续可调。本申请实施方式中实现了任意分频比、任意占空比和最大相位调节范围且输出没有毛刺的分频器，满足FPGA时钟在各个场景下的应用。
分频器及其芯片

[发明专利]布局优化方法及布局优化系统-CN201911321133.8有效
发明人：王钦克 -专利权人： 上海安路信息科技有限公司
申请日： 2019-12-20 - 公布日： 2021-01-08 - 主分类号： G06F30/398 文献下载
摘要：本发明提供了一种布局优化方法，包括对电路进行时序分析，从时序器件中提取时序关键器件，将所述时序关键器件按照时序裕量进行排序，选取一个所述时序关键器件，计算偏差值，判断所述偏差值大于偏差阈值，进行位置优化处理，按照所述排序依次选取所述时序关键器件，直至完成所有所述时序关键器件的所述位置优化处理。所述偏差值大于偏差阈值，按照所述排序依次选取所述时序关键器件进行位置优化处理，使所有所述时序关键器件的位置都得到优化，避免了所述时序关键器件之间的相互影响，减少了所述时序关键器件的时延，提高了时序优化效果。本发明还提供了一种用于实现所述布局优化方法的布局优化系统。
布局优化方法系统

[发明专利]内存优化型静态时序分析方法及其系统-CN201811495961.9有效
发明人：朱春;谢丁 -专利权人： 上海安路信息科技有限公司
申请日： 2018-12-07 - 公布日： 2021-01-05 - 主分类号： G06F30/3312 文献下载
摘要：本申请涉及数字电路，公开了一种内存优化型静态时序分析方法及其系统。本发明在不扩展子图的前提下，遍历扫描过程中即时辨别并抛弃虚假路径，减小虚假路径对下游结点的影响，减少冗余计算，同时遍历过程中动态地差异化处理每个结点上的多种时序约束，并相应地进行二分团覆盖，减少每个结点上的标签数量。本申请的应用将大幅减少系统内存空间的占用，提高系统运行效率，提升系统性能。
内存优化静态时序分析方法及其系统

[发明专利]一种延迟缓冲电路及非对称时钟网络-CN201811230885.9有效
发明人：王元 -专利权人： 上海安路信息科技有限公司
申请日： 2018-10-22 - 公布日： 2020-12-29 - 主分类号： H03K19/0175 文献下载
摘要：本申请涉及FPGA技术，公开了一种延迟缓冲电路及非对称时钟网络。此延迟缓冲电路包括第一CMOS反相器、第一可调缓冲器和输出反相器，通过设置第一可调缓冲器的参数来阻止输出反相器输入信号的变化，进而增加缓冲器延迟；此非对称时钟网络是将上述可调延迟缓冲器设置到FPGA内部多级非对称时钟网络的各级水平节点和垂直节点处，实现对不同位置的时钟网络延迟进行延迟调节最终减小各个时钟偏斜间的延迟差。本申请大大减少整个时钟网络时钟偏斜，一定程度上增强了时钟信号的稳定性，提高了系统性能。
一种延迟缓冲电路对称时钟网络

[发明专利]可编程逻辑单元结构及芯片-CN201910130198.8有效
发明人：王元 -专利权人： 上海安路信息科技有限公司
申请日： 2019-02-21 - 公布日： 2020-12-29 - 主分类号： G06F7/575 文献下载
摘要：本申请涉及集成电路设计领域，公开了一种可编程逻辑单元结构及芯片。包括第一逻辑单元LE5和第二逻辑单元LE4。该LE4和该LE5混合构成可编程逻辑对的结构，再由多个该可编程逻辑对结构组合形成可编程逻辑块结构，其中相邻的可编程逻辑对中LE4的进位链相连，构成N位行波加法；相邻的可编程逻辑对中LE5的进位链相连，构成2N位行波加法。在实际应用中，针对普通逻辑可以使用LE4映射实现，针对相同输入情况下多输出的逻辑以及算术运算使用LE5映射实现，达到资源面积利用率和灵活性的平衡。
可编程逻辑单元结构芯片

[发明专利]驱动信息的处理方法及处理系统-CN201910187389.8有效
发明人：姚聪 -专利权人： 上海安路信息科技有限公司
申请日： 2019-03-13 - 公布日： 2020-12-25 - 主分类号： G06F30/367 文献下载
摘要：本发明提供了一种驱动信息的处理方法，所述处理方法先根据所述顶层端口名称判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口，然后根据所述顶层端口名称信息获取与目标顶层端口相连的相关线网，再由所述相关线网确定与所述相关线网相连接的目标输出端口，最后根据所述目标输出端口确定对应的目标输出元件，以从所述网表中获得所述目标输出元件的驱动信息，避免了现有技术中由于在多条输出信号线中人工寻找对应的输出元件造成的效率低下的问题，同时有效减小统计过程中的出错概率。本发明还提供了用于实现所述处理方法的处理系统。
驱动信息处理方法系统

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