|
|
钻瓜专利网为您找到相关结果 7个，建议您 升级VIP下载更多相关专利
- [发明专利]一种用于内存计算的电路结构-CN202010224134.7有效
-
赖振安;陈俊晟;黄召颖
-
上海华力集成电路制造有限公司
-
2020-03-26
-
2023-08-15
-
G11C5/02
- 本发明涉及一种用于内存计算的电路结构。该电路结构包括多个八管静态随机存取存储器、四条位线、两条字线，以及方向配置电路。每一八管静态随机存取存储器包括两组读写双向端口、两个字线端口及两个方向配置端口。每组所述读写双向端口的第一读写端口与第二读写端口的数据反相。各位线连接对应处理器，并按行方向和列方向连接各八管静态随机存取存储器的对应读写双向端口的各读写端口。各字线连接对应处理器，并连接各八管静态随机存取存储器的对应字线端口。方向配置电路连接各八管静态随机存取存储器的各方向配置端口，配置用于激活各八管静态随机存取存储器的任一方向配置端口，以进行各八管静态随机存取存储器在对应方向的逻辑运算。
- 一种用于内存计算电路结构
- [发明专利]制程微缩的版图结构及其设计方法-CN202211048471.0在审
-
黄召颖;陈俊晟;赖振安
-
上海华力集成电路制造有限公司
-
2022-08-30
-
2022-12-09
-
H01L27/02
- 本发明提供一种制程微缩的版图结构，包括：原始版图，原始版图包括Fin图层、mandrel图层；Fin图层包括多个依次分布的Fin图形，其中部分两Fin图形间的距离为第一尺寸，另一部分两Fin图形间的距离为第二尺寸；mandrel图层包括多个mandrel图形，对应两距离为第一值间的Fin图形间设有线宽为第三尺寸的mandrel图形，mandrel图形间的距离为第四尺寸，第三尺寸大于第一尺寸，第四尺寸大于第二尺寸。本发明改变cell版图来避开小Mandrel的制程挑战解决98％制程微缩的需求；cell内不存在伪栅,因此可省去FineCut,可同时解决fin残留问题及fin损伤的风险；在早期Test Vehicle验证阶段解决工艺上的挑战,避免客户加工时遭遇到良率提升的困难。
- 微缩版图结构及其设计方法
- [发明专利]写入辅助电路-CN202111525893.8在审
-
赖振安;陈俊晟;黄召颖
-
上海华力集成电路制造有限公司
-
2021-12-14
-
2022-06-03
-
G11C11/41
- 本发明公开了一种写入辅助电路，包括：延迟电路，具有第一和第二输出端，分别输出第一和第二延迟信号；负压产生模块，第二延迟信号用于为负压产生模块提供正输入电压，第一延迟信号为负压产生模块提供控制信号；在第一延迟信号的控制下，负压产生模块将第二延迟信号转换为写入所需要的第一负电压；至少第一延迟信号的第一延迟时间具有工作电压依赖性,且随着工作电压增加时，第一延迟时间会变小，使负压产生模块提前进行正负电压切换，以避免第一负电压过低而产生电应力。本发明能提供负电压并能防止负电压过低从而防止出现极端电应力，同时还能避免采用钳位电路从而能避免由钳位电路产生的漏电路径，从而能提高能源效率。
- 写入辅助电路
- [发明专利]可动态调整的时钟路径电路-CN202111010141.8在审
-
赖振安;陈俊晟
-
上海华力集成电路制造有限公司
-
2021-08-31
-
2021-11-26
-
G11C29/12
- 本发明公开了一种可动态调整的时钟路径电路包括：由n级时钟延迟单元串联而成的时钟延迟链。第1级时钟延迟单元的输入端连接时钟输入信号。第k级时钟延迟单元的输入端连接第(k‑1)级时钟延迟单元的输出端。时钟输入信号连接到第一多路选择器的输入端。各级时钟延迟单元的输出端通过对应的选择开关连接到第一多路选择器的输入端；从时钟输入信号和各级延迟信号中选择一个信号作为时钟输出信号。各选择开关的控制信号以及第一多路选择器的选择信号通过延迟链控制电路控制，以实现对时钟输出信号的相位的动态调整。本发明能对时钟输出信号的相位进行动态调整，能应用于双端口静态存储器的可测试设计电路中并实现对双端口静态存储器进行有效且快速的测试和特性分析。
- 动态调整时钟路径电路
|
