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[发明专利]一种DDR控制器中PHY电路的延时校准系统及方法-CN202311193566.6在审
发明人：孙浩涛;王艳敏;贾弘翊;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-09-15 - 公布日： 2023-10-27 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种DDR控制器中PHY电路的延时校准系统和方法，所述系统包括DDR控制器、PHY模块和DDR颗粒，其中，DDR控制器用于对DDR颗粒进行参数初始化，在每次到达预设的刷新时间时对DDR颗粒发出刷新命令，同时在每次到达预设的刷新时间时对PHY电路的路径延时值执行校准操作并在校准操作完成后更新路径延时值；PHY模块用于在DDR控制器的控制下对DDR颗粒进行数据读写操作并且保存当前的路径延时值和当前的校准状态；DDR颗粒用于利用校准的路径延时值执行数据读写操作，接收DDR控制器发出刷新命令并执行刷新操作。本发明的延时校准系统不需要用户参与，不影响DDR正常读写效率，实现了对PHY电路延迟的动态校准。
一种 ddr 控制器 phy 电路延时校准系统方法

[发明专利]一种测量FPGA芯片内部电压降的方法、装置和系统-CN202311206570.1在审
发明人：杨龙;贾弘翊;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-09-19 - 公布日： 2023-10-27 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了一种测量FPGA芯片内部电压降的方法、装置和系统，方法包括：利用FPGA芯片内部的空余资源，构建内部测试电路；改变内部测试电路的动态电流大小，测量内部测试电路对应的性能参数以及FPGA芯片的平均电流；根据测量结果确定FPGA芯片内部电压降的影响。本发明既不需要芯片提供额外的引脚，也不需要昂贵的测试设备，直接利用内部资源评估FPGA内部的电压降，能够在真实工作条件下测量电压降的影响，且提供电压降测量方式的准确性更高，因此可以帮助芯片设计人员高效简单地进行问题分析和定位。
一种测量 fpga 芯片内部电压方法装置系统

[发明专利]一种FPGA快速启动PCIe的配置方法-CN202311163166.0在审
发明人：赵文迪;李智祥;贾弘翊;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-09-11 - 公布日： 2023-10-17 - 主分类号： G06F9/4401 文献下载
摘要：本发明涉及一种FPGA快速启动PCIe的配置方法，包括确定PCIe区域在FPGA中的位置，获取PCIe区域的地址；根据PCIe区域的地址生成第一配置文件，第一配置文件包括PCIe区域配置指令与PCIe区域的配置数据；FPGA初始化完成后，根据接收的第一配置文件对PCIe区域进行配置；PCIe区域配置完成后，拉高PCIe区域标志信号，FPGA执行唤醒过程并释放PCIe区域控制信号以启动PCIe设备。本发明的FPGA快速启动PCIe的配置方法，将FPGA配置过程分为两个阶段，第一阶段使用第一配置文件配置PCIe区域，确保PCIe能够正常启动，第二阶段再根据第二配置文件按照用户设定配置FPGA的剩余区域。本发明方法解决了由于FPGA集成的资源增多而导致难以满足PCIe启动时间的问题，且配置灵活度高。
一种 fpga 快速启动 pcie 配置方法

[发明专利]一种DDR2/3内存控制器的命令重排方法-CN202311160427.3在审
发明人：王艳敏;石志垚;贾弘翊;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-09-11 - 公布日： 2023-10-17 - 主分类号： G06F13/16 文献下载
摘要：本发明提供了一种DDR2/3内存控制器的命令重排方法，应用于FPGA，本发明的方法使用了多个缓存队列来缓存其他模块的命令，以便在命令重排模块中实现多级流水。命令重排模块对输入进来的命令进行命令重排，根据重排结果将命令输出或缓存至缓冲器，以减少不必要的内存激活或者预充电的命令操作，从而提高记忆总线效率，可以满足不同的客户需求进而提高记忆总线效率。
一种 ddr2 内存控制器命令重排方法

[发明专利]一种电源完整性PDN目标阻抗获取方法-CN202310823537.7有效
发明人：李宝云;贾红;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-07-06 - 公布日： 2023-10-13 - 主分类号： G01R27/02 文献下载
摘要：本发明涉及一种电源完整性PDN目标阻抗获取方法，包括：对被测件的待测PDN的负载端串联采样电阻；将被测件放置在预设的多种测试场景中，采集在不同测试场景中，在预设的运行时间内被测件运行时对应的采样电阻的电压值，得到多种测试场景对应的采集电压数据；对多种测试场景对应的采集电压数据进行频域分析，提取得到频域中交流分量对应的频点的最大幅度值；根据频点的最大幅度值、采样电阻的阻值以及待测PDN的允许浮动值，计算得到频点的阻抗；根据频点的阻抗得到待测PDN的目标阻抗曲线。本发明的电源完整性PDN目标阻抗获取方法，通过实际测试数据结合理论算法分析更精确的提取了被测件在实际应用场景中的PDN目标阻抗值。
一种电源完整性 pdn 目标阻抗获取方法

[发明专利]支持多片SPI Flash访问的FPGA启动配置方法-CN202310902625.6有效
发明人：王黎明;唐友见;贾弘翊;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-07-21 - 公布日： 2023-09-26 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种支持多片SPI Flash访问的FPGA启动配置方法，包括：主FPGA上电，向主SPI Flash发送第一回读数据请求；主SPI Flash接收并从第一回读数据请求中读取数据位宽模式，向主FPGA发送第一回读数据响应；主FPGA接收并从第一回读数据响应中解析数据位宽模式，向主SPI Flash发送第二回读数据请求；主SPI Flash接收并从第二回读数据请求中读取系统联接方式，向主FPGA发送第二回读数据响应；主FPGA接收并从第二回读数据响应中解析系统联接方式，根据系统联接方式执行多片SPI Flash对主FPGA的启动配置。本发明实现了低成本且快速的FPGA启动配置。
支持 spi flash 访问 fpga 启动配置方法

[发明专利]一种FPGA在线调试方法及支持在线调试的FPGA-CN202310818698.7有效
发明人：崔明章;贾红;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-07-05 - 公布日： 2023-09-15 - 主分类号： G06F11/263 文献下载
摘要：本发明公开了一种FPGA在线调试方法，应用于FPGA，所述FPGA内嵌硬核MCU，所述方法包括：将待调试信号的寄存器映射至所述硬核MCU的总线；在所述硬核MCU内部利用软件描述语言从所述总线获取所述待调试信号的状态信息；通过所述硬核MCU的输出接口输出所述状态信息以辅助对所述FPGA的调试。本发明减少了对FPGA内部资源的利用，使得在线调试的设计更贴近用户设计本身，从而增加了临界条件下的调试效率。
一种 fpga 在线调试方法支持

[发明专利]一种FPGA动态局部重配置方法-CN202310818289.7有效
发明人：彭利泽;付邵东;贾红;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-07-05 - 公布日： 2023-09-15 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种FPGA动态局部重配置方法，包括：获取静态功能文件和预期功能文件；根据静态功能文件和预期功能文件，通过划分软件在FPGA上划分出静态区域、具有第一复位引脚的第一动态区域和具有第二复位引脚的第二动态区域，得到第一动态区域的第一比特数据文件和第二动态区域的第二比特数据文件，第一比特数据文件和第二比特数据文件均包含静态区域的比特数据文件；根据第一比特数据文件和第二比特数据文件，确定基础比特数据文件和局部重配置比特数据文件；通过FPGA的配置接口将基础比特数据文件和局部重配置比特数据文件加载至FPGA，根据连接至外部控制设备的第一复位引脚和第二复位引脚，以及FPGA的Nconfig引脚，对FPGA进行静态功能和不同动态功能的配置。
一种 fpga 动态局部配置方法

[发明专利]一种基于元胞自动机和禁忌搜索的FPGA布局方法-CN202310896666.9在审
发明人：张东晓;贾弘翊;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-07-21 - 公布日： 2023-08-22 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种基于元胞自动机和禁忌搜索的FPGA布局方法，包括：获取FPGA和包括节点和节点的拓扑关系的网表；将FPGA划分为多个元胞；根据元胞和节点生成包括各元胞的状态和属性的初始解；状态指元胞是否被节点占用；计算布局初始解的造价值，得到初始造价值；根据初始解、禁忌条件、邻居元胞和元胞状态转移条件，进行目标元胞状态和属性的改变，根据此改变确定候选解，计算候选解的造价值；当候选解的造价值大于初始造价值时，采用候选解和候选解的造价值分别更新初始解和初始造价值，得到更新后的初始解和更新后的初始造价值后，继续确定候选解直至得到对FPGA布局的解；当候选造价值小于或等于初始造价值时，继续确定候选解直至得到对FPGA布局的解。
一种基于自动机禁忌搜索 fpga 布局方法

[发明专利]FPGA与MIPI双向通信的方法、装置及电子设备-CN202310831378.5在审
发明人：王磊;贾红;韦嶔;张红荣 -专利权人： 西安智多晶微电子有限公司
申请日： 2023-07-07 - 公布日： 2023-08-08 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种FPGA与MIPI双向通信的方法，包括：配置差分IO为输出LVDS属性并用Vccaux为其发送电路供电，使能内置下拉电阻网络以发送MIPI高速差分信号；配置差分IO为输入LVDS属性并使能其差分电阻，用Vccaux为其接收电路供电，关断下拉电阻网络以接收MIPI高速差分信号；配置差分IO为输出lvcmos12属性并用Vccio=1.2V为其发送电路供电，关断下拉电阻网络以发送MIPI低速信号；配置差分IO为输入lvcmos12属性并用Vccio为其接收电路供电，关断下拉电阻网络以接收MIPI低速信号。本发明在FPGA片内兼容MIPI接口从而实现FPGA与MIPI双向通信。
fpga mipi 双向通信方法装置电子设备

[发明专利]一种用于FPGA芯片的电荷泵-CN201711275968.5有效
发明人：孟智凯;张祺;贾红;程显志;陈维新;韦嶔 -专利权人： 西安智多晶微电子有限公司
申请日： 2017-12-06 - 公布日： 2023-07-07 - 主分类号： H02M3/07 文献下载
摘要：本发明公开了一种用于FPGA芯片的电荷泵，包括差分输入电路、共模负反馈电路、电流不匹配校正电路、输出差模清零电路、差分输出电路；所述差分输入电路连接所述差分输出电路，用于产生电荷泵的最终输出电压；所述差分输出电路包括两个输出端，分别连接共模负反馈电路和电流不匹配校正电路，用于分别向所述共模负反馈电路提供共模检测电平、向所述电流不匹配校正电路提供电流不匹配检测电平；所述共模负反馈电路连接差分输入电路，用于将所述共模检测电平补偿到差分输入电路的输出端；所述电流不匹配校正电路连接所述差分输出电路，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出。本发明提升了电荷泵线性度。
一种用于 fpga 芯片电荷

[发明专利]用于FPGA配置存储器的SEC校验方法和装置-CN201911395482.4有效
发明人：张亭亭;蔡旭伟;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人： 西安智多晶微电子有限公司
申请日： 2019-12-30 - 公布日： 2023-05-16 - 主分类号： G06F11/10 文献下载
摘要：本发明公开了一种用于FPGA配置存储器的SEC校验方法，包括：获取并保存参考ECC校验码；根据所述参考ECC校验码对所述FPGA配置存储器中的数据逐帧进行ECC校验并修改错误数据；对所述FPGA配置存储器中的数据进行CRC校验并在出现错误时对配置存储器中的所有帧进行数据重置。还公开了一种用于FPGA配置存储器的SEC校验装置，包括校验码存储模块、SEC校验模块、校正模块、配置模块和片外存储器，用于执行所述SEC校验方法。本发明的方法和装置使用ECC校验和CRC校验在FPGA芯片正常工作时对FPGA配置存储器中的数据进行检测和错误校正，两种校验方式共同作用，提高了FPGA芯片工作的正确性和稳定性。
用于 fpga 配置存储器 sec 校验方法装置

[发明专利]一种基于FPGA自动更新布局布线的方法及系统-CN201811644391.5有效
发明人：朱旭;杨龙;贾红;陈维新;韦嶔;程显志 -专利权人： 西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-04-07 - 主分类号： G06F30/347 文献下载
摘要：本发明属于集成电路设计领域，具体涉及一种基于FPGA自动更新布局布线的方法及系统。该方法包括：生成更新配置文件；根据所述更新配置文件和原始位流文件生成更新位流文件；将所述更新位流文件加载到FPGA上。该系统包括：功能测试模块，用于生成更新配置文件；自动布局布线模块，用于根据所述更新配置文件和原始位流文件生成更新位流文件；下载模块，用于将所述更新位流文件加载到FPGA上。本发明通过集合自动布局布线模块与功能测试模块，使得FPGA系统实现自动更新布局布线的功能，使得更新布局布线的过程不需要人为参与或软件参与，提高FPGA芯片设计可靠性。
一种基于 fpga 自动更新布局布线方法系统

[发明专利]一种宽同或电路优化方法-CN201811639049.6有效
发明人：王作建;朱明;贾红;陈维新;韦嶔;程显志 -专利权人： 西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-04-07 - 主分类号： G06F30/337 文献下载
摘要：本发明公开了一种宽同或电路优化方法，包括：根据待优化电路网表查找根XNOR；根据所述根XNOR形成XNOR锥；对所述XNOR锥进行公共端提取；对XNOR锥按照预设规则进行分解，将分解结果存储至网表。本发明的宽同或电路优化方法通过对待优化电路网表进行分组分解，公共端提取等优化操作，使整个逻辑综合运行时间显著减少，并减少生成电路的面积和延时。
一种电路优化方法

[发明专利]块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列-CN201811307938.2有效
发明人：吴洋;许莉;贾红;程显志;陈维新;韦嶔 -专利权人： 西安智多晶微电子有限公司
申请日： 2018-11-05 - 公布日： 2023-03-28 - 主分类号： G06F12/02 文献下载
摘要：本发明公开了一种块存储器拼接方法，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；根据第一数据深度选取待处理数据地址的判断位的位数和取值；根据判断位的位数确定RAM区的数量，并使RAM块平均分配到每个RAM区中；根据判断位的取值将待处理数据地址发送到对应的RAM区中。本发明的方法通过根据对待处理数据的位宽、深度等特征，对RAM块进行区域划分，使得不同的地址按照预定的规则分配到对应RAM块中，避免了不同地址深度的数据被分配到同一块RAM中或者短时间大量数据都被分配到同一块RAM中进行处理的问题，使每个RAM块交替、独立的工作，从而节省了运行时间，提升了运行速率。
存储器拼接方法模块存储装置现场可编程门阵列

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