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[发明专利]基于改进的双向生成对抗网络的图像感知哈希方法及系统-CN202210268881.X在审
发明人：马宾;王一利;马睿和;徐健;王春鹏;李健;周琳娜 -专利权人：齐鲁工业大学
申请日： 2022-03-18 - 公布日： 2022-06-10 - 主分类号： G06V40/16 文献下载
摘要：本发明公开了基于改进的双向生成对抗网络的图像感知哈希方法及系统，获取待处理图像；对待处理图像进行预处理；将处理后的图像输入到训练后的改进的双向生成对抗网络中，得到待处理图像的哈希码；改进的双向生成对抗网络中，编码器网络与生成器网络均与判别器网络连接且编码器网络还与生成器网络连接；训练改进的双向生成对抗网络的过程中，将归一化的原始图像输入到编码器网络中，编码器网络产生初始哈希码；将随机生成的与初始哈希码同维度的噪声输入到生成器网络中，生成器网络输出原始图像的重建图像；利用判别器网络对初始哈希码与噪声进行鉴别，对重建图像与原始图像进行鉴别，通过对三个网络合训练得到训练后的改进的双向生成对抗网络。
基于改进双向生成对抗网络图像感知方法系统

[发明专利]一种实现可配置RISC CPU中的存储器空间的方法-CN200610033466.7无效
发明人：常军锋;刘俊秀;王雅君;阿拉德尔图;王一利;徐卫国;周显文;石岭;刘云 -专利权人：深圳艾科创新微电子有限公司
申请日： 2006-01-26 - 公布日： 2007-11-07 - 主分类号： G06F12/10 文献下载
摘要：本发明针对当指令码流比较密集时，存储器中指令地址转换器(ITLB)向联合地址转换器(JTLB)发出更新请求，从而降低访问存储器速度的问题，公开了一种配置存储器空间的方法。该方法通过配置联合地址转换器(JTLB)和指令地址转换器(ITLB)所占的空间比例，在不增加硬件的情况下，可灵活增加ITLB的存储空间，减小指令请求响应的时间，从而加快了存储器访问的速度，提高了CPU的性能。
一种实现配置 risc cpu 中的存储器空间方法

[发明专利]RISC CPU中的5+3级流水线结构及方法-CN200610033469.0无效
发明人：常军锋;刘俊秀;王雅君;王一利;刘涛;玉鹏;谢洪德;石岭 -专利权人：深圳艾科创新微电子有限公司
申请日： 2006-01-26 - 公布日： 2007-08-01 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种RISC CPU中的5+3级流水线设计结构及方法，改变了传统CPU采用的五级流水线结构，提出一种CPU中的5+3级流水线设计结构及方法，实现单指令周期内完成不同类型的多条指令运算，以及在实际设计中采用相应的控制机制，从而完成对一个具有较高性能的CPU核的流水线控制的设计。本发明根据指令的不同，经历不同的流水线级数，若指令为只需五级可完成的一般指令时，执行传统的五级流水线，若指令为特殊指令时，在执行了传统的5级流水线后自动进入后续三级流水线，即5+3级流水线。
risc cpu 中的流水线结构方法