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[发明专利]存储阵列导线结构及布线、制备方法和外围电路驱动方法-CN202311044751.9在审
发明人：请求不公布姓名 -专利权人： 温州核芯智存科技有限公司
申请日： 2023-08-18 - 公布日： 2023-10-24 - 主分类号： H01L23/528 文献下载
摘要：本发明公开了存储阵列导线结构及布线、制备方法和外围电路驱动方法。本发明将存储阵列内外围电路及其对应的驱动线通过重新布线跳线方案实现连接，且改变了导线的结构，由单一一根线变为多根导线并联，增大了可用于连接的导线面积，在不改变当前金属层分布密度的情况下，成功解决RDL封装工艺能力不足的问题，也避免了单纯增加线宽会发大刻蚀负载效应的情况。
存储阵列导线结构布线制备方法外围电路驱动

[发明专利]一种存储器及补偿方法-CN202311170360.1在审
发明人：方原;陈敦仁;吕震宇;程晓恬 -专利权人： 温州核芯智存科技有限公司
申请日： 2023-09-12 - 公布日： 2023-10-20 - 主分类号： G11C11/4074 文献下载
摘要：本发明公开了一种存储器及补偿方法，涉及半导体技术领域。本发明包括补偿单元，包括控制模块，以及与所述控制模块连接的补偿模块，所述控制模块包括带有转换开关的灵敏放大器，所述补偿模块接入线性稳压器电源提供的补偿电压。本发明的有益效果：本方案在每个控制模块里面增加一个或者两个NMOS管器件的基础上可以同时解决电荷泵抬升漏电的问题以及存储器位线选择器TDDB使用寿命的问题，从而得以解决铁电存储器小尺寸的CMOS工艺兼容的问题，在不用增加特殊工艺的情况下存储器的性能还得以保证。
一种存储器补偿方法

[发明专利]一种芯片加工方法及其芯片-CN202310997198.4在审
发明人：吕震宇;许占齐;程晓恬;陈黎晓;张凡;明伟 -专利权人： 温州核芯智存科技有限公司
申请日： 2023-08-09 - 公布日： 2023-09-08 - 主分类号： H10B12/00 文献下载
摘要：本发明设计存储芯片加工技术领域，公开了一种芯片加工方法及其芯片，包括在存储单元基片上制备立体电容孔并在其中沉积隔离层；通过在隔离层上沉积下电极并进行下电极隔离刻蚀；在对下电极隔离刻蚀后，将高介电材料和上电极连续沉积并通过无掩膜刻蚀。该芯片加工方法及其芯片，通过将高介电材料层的沉积，以及图案化集成在一起实现，避免后续蚀刻工艺，可能导致的高介电材料的污染，高介电材料层完成后，直接沉积氮化钛作为立体电容孔上电极，将高介电材料完全包裹，杜绝了后续制程可能出现的污染问题，充分发挥ALD设备功能，完成高介电材料层沉积后，利用改造ALD等离子体等功能，直接去除晶圆表面多余高介电材料层，实现一种设备两种用途。
一种芯片加工方法及其

[发明专利]一种存储结构、存储器、存储系统以及存储单元排列方法-CN202310353101.6在审
发明人：吕震宇 -专利权人： 温州核芯智存科技有限公司
申请日： 2023-04-04 - 公布日： 2023-08-15 - 主分类号： G11C5/02 文献下载
摘要：本发明公开了一种存储结构、存储器、存储系统以及存储单元排列方法，本发明基于对特定的主动区本身构造的设计以及对多个主动区的整体排布设计形成存储结构，基于存储结构形成存储器，并基于存储器形成存储系统。所述主动区的两端分别具有第一位置和第二位置，且两者之间设置有第三位置，两者所在直线为第一方向线，所述第一方向线与所述存储结构的位线之间的夹角α不等于0；触点分别设置于所述主动区的第一位置、第二位置和第三位置上。因此，本发明通过对单个主动区本身的构造设计以及对多个主动区的整体排布设计，缩小了存储单元的面积，在符合CMOS产线设计规则的情况下提高了存储密度。便于通过CMOS产线来生产高密度的存储器芯片。
一种存储结构存储器存储系统以及单元排列方法