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[发明专利]一种沟槽MOSFET的制造方法-CN202010947607.6有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2020-09-10 - 公布日： 2023-08-25 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种沟槽MOSFET的制造方法，包括以下步骤：步骤S1：在N型衬底的表面形成N型外延层；步骤S2：在N型外延层的表面注入硼原子，并在N型外延层上形成沟槽；步骤S3：对沟槽采用高温氧化工艺，硼原子在高温氧化工艺中发生热扩散形成P型扩散区；步骤S4：淀积多晶硅，去除沟槽之外的多晶硅；步骤S5：在P型扩散区的表层之中形成N型扩散区。本发明提供的沟槽MOSFET的制造方法具有更小的单位面积导通电阻、成本更低等优点。
一种沟槽 mosfet 制造方法

[发明专利]一种改善关断特性的MOSFET芯片制造工艺-CN202110927490.X有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-08-12 - 公布日： 2022-06-14 - 主分类号： H01L27/06 文献下载
摘要：本发明公开了一种改善关断特性的MOSFET芯片制造工艺，在轻掺杂多晶硅的两端打孔，获得两个电阻接触孔，所述电阻接触孔依次穿过介质层及轻掺杂多晶硅，并在沟槽区域打孔，获得一个源区接触孔，所述源区接触孔依次穿过介质层、隔离氧化层、栅氧化层、源区及体区，在所述电阻接触孔内成型第一金属连线和第二金属连线，所述源区接触孔内成型第三金属连线，将第一金属连线与第三金属连线连接，第二金属连线与栅极连接。本发明在芯片内部集成了多晶硅电阻，电阻两端分别连接于栅极和源极，可保证在关断时存储于栅极寄生电容中的电荷通过此电阻快速放电，从而保证芯片完全截止，避免了不能被完全关断的现象。
一种改善特性 mosfet 芯片制造工艺

[发明专利]一种改善关断特性的MOSFET芯片制造方法-CN202110925732.1有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-08-12 - 公布日： 2022-06-07 - 主分类号： H01L27/06 文献下载
摘要：本发明公开了一种改善关断特性的MOSFET芯片制造方法，包括以下步骤：在所述隔离氧化层的两端打孔，获得两个电阻接触孔，所述电阻接触孔依次穿过介质层、隔离氧化层及轻掺杂多晶硅，并在沟槽区域打孔，获得一个源区接触孔，所述源区接触孔依次穿过介质层、栅氧化层、源区与体区。在所述电阻接触孔内成型第一金属连线和第二金属连线，所述源区接触孔内成型第三金属连线，将第一金属连线与第三金属连线连接，第二金属连线与栅极连接。本发明在芯片内部集成了多晶硅电阻，电阻两端分别连接于栅极和源极，可保证在关断时存储于栅极寄生电容中的电荷通过此电阻快速放电，从而保证芯片完全截止，避免了不能被完全关断的现象。
一种改善特性 mosfet 芯片制造方法

[发明专利]一种改善栅极特性的MOSFET芯片制造方法-CN202110925733.6有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-08-12 - 公布日： 2022-05-31 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种改善栅极特性的MOSFET芯片制造方法，包括在隔离氧化层上成型轻掺杂多晶硅，并去除沟槽区域的轻掺杂多晶硅，以在沟槽区域外周侧获得第一轻掺杂多晶硅及第二轻掺杂多晶硅，在外延层成型源区，对第一轻掺杂多晶硅的部分区域进行重掺杂，获得第二重掺杂多晶硅，并向上成型介质层，第二重掺杂多晶硅与第一轻掺杂多晶硅的类型相反，及以第一轻掺杂多晶硅和第二重掺杂多晶硅组成二极管，以第二轻掺杂多晶硅两端组成电阻，所述二极管与所述电阻并联，并串接于栅极上。在芯片内部集成了多晶硅电阻和多晶硅二极管，可有效限制流经栅极的电流，从而实现对栅极的保护。
一种改善栅极特性 mosfet 芯片制造方法

[发明专利]一种沟槽MOSFET的制造方法-CN202010946784.2有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2020-09-10 - 公布日： 2022-03-15 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种沟槽MOSFET的制造方法，包括以下步骤：步骤S1：在N型衬底的表面形成N型外延层；步骤S2：在N型外延层的表面注入硼原子，并在N型外延层上形成沟槽；步骤S3：对沟槽采用高温氧化工艺，硼原子在高温氧化工艺中发生热扩散形成N型掺杂区；步骤S4：淀积多晶硅，去除沟槽之外的多晶硅；步骤S5：在N型掺杂区的表层中注入硼原子，对预设区域的N型掺杂区的表层中注入砷原子和/或锑原子；步骤S6：采用高温退火工艺形成P型扩散区和N型扩散区。本发明提供的沟槽MOSFET的制造方法具有更小的单位面积导通电阻、更高的击穿电压等优点。
一种沟槽 mosfet 制造方法

[发明专利]一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构-CN202011005205.0有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2020-09-22 - 公布日： 2022-03-15 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构，包括以下步骤：步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，在外延层中形成第一掺杂区和第三掺杂区，淀积第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙，所述多晶硅的左、右侧壁形成的侧墙的宽度相等；步骤S5：在第一掺杂区中注入硼原子或磷原子形成第二掺杂区，所述第二掺杂区的掺杂浓度为第一掺杂区的掺杂浓度的20‑100倍，去除所述侧墙，去除凸出于第一氧化层表面之上的多晶硅，淀积介质层并去除设定区域的介质层和硅，形成源区接触孔。本发明提供的提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构具有可实现更均匀的阈值电压和导通电阻等优点。
一种提高沟槽 mosfet 密度工艺方法结构

[发明专利]一种沟槽MOSFET的制造方法及结构-CN202011003657.5有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2020-09-22 - 公布日： 2022-01-11 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种沟槽MOSFET的制造方法及结构，包括以下步骤：步骤S1：在衬底的表面形成外延层；步骤S2：在外延层的表面形成硬掩膜，硬掩膜包括第一氧化层、第二氧化层和第一氮化硅，所述第一氧化层形成在所述外延层的表面，所述第一氮化硅形成在所述第一氧化层的表面，所述第二氧化层形成在所述第一氮化硅的表面；步骤S3：在所述外延层中形成沟槽，去除所述第二氧化层，在所述沟槽的表面生长栅氧化层；步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，淀积所述第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙；本发明提供的沟槽MOSFET的制造方法及结构具有更小的单位面积导通电阻、更高的击穿电压等优点。
一种沟槽 mosfet 制造方法结构

[发明专利]一种屏蔽栅沟槽MOSFET的制造方法-CN202111168040.3在审
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-09-30 - 公布日： 2021-12-17 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种屏蔽栅沟槽MOSFET的制造方法，制造的屏蔽栅MOSFET在第一多晶硅下方的介质层包括第一氧化层、第一氮化硅和第二氮化硅，第一多晶硅侧面的介质层包括第一氧化层和第二氮化硅，也就是说，屏蔽栅下方的介质层厚度比侧面的介质层厚度更大，因此可弱化沟槽底部的电场强度，避免了现有技术中存在的沟槽底部电场更强的问题，因而本案提高了MOSFET击穿电压。
一种屏蔽沟槽 mosfet 制造方法

[发明专利]一种屏蔽栅MOSFET的制造方法-CN202111157042.2在审
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-09-30 - 公布日： 2021-12-10 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种屏蔽栅MOSFET的制造方法，在第一氧化层表面生成氮化硅，并在氮化硅上淀积第一多晶硅，将第一沟槽和第二沟槽内的第一多晶硅进行腐蚀，腐蚀第一沟槽内的第一多晶硅，使得第一沟槽内的第一多晶硅的高度低于第二沟槽内的第一多晶硅高度，氧化第一多晶硅，在第一多晶硅的顶部生成第二氧化层，腐蚀氮化硅，使得氮化硅与第二氧化层的高度平齐，腐蚀第一氧化层，使得第一氧化层与氮化硅的高度平齐，在第一沟槽和第二沟槽的侧壁生长第三氧化层，第三氧化层延伸至第一氧化层一端，在第一沟槽内淀积第二多晶硅，并腐蚀第二多晶硅，本发明提供的制造方法简化了工艺流程，降低了工艺成本。
一种屏蔽 mosfet 制造方法

[发明专利]一种减小米勒电容的MOSFET制造方法-CN202111157342.0在审
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-09-30 - 公布日： 2021-12-10 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种减小米勒电容的MOSFET制造方法，采用本方法制造的MOSFET，第二多晶硅(多晶硅栅)下方与外延层(漏端)之间的介质层包括第一氧化层、氮化硅和第三氧化层，而传统方法中多晶硅栅下方与漏端之间的介质层为单一的栅氧化层，显而易见，本方法制造的MOSFET的介质层厚度大于现有技术中的栅氧化层，介质层厚度越大对应的电容值越小，因此本发明的MOSFET的多晶硅栅底部与漏端之间的寄生电容比传统方法较小，降低了作为开关电路时的开关损耗，可适用于高频领域，具有更广的适用范围。
一种减小米勒电容 mosfet 制造方法

[发明专利]一种降低米勒电容的MOSFET制造方法-CN202111157343.5在审
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-09-30 - 公布日： 2021-12-10 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种降低米勒电容的MOSFET制造方法，采用本方法制造的MOSFET，第二多晶硅(多晶硅栅)下方与外延层(漏端)之间的介质层包括第一氧化层、氮化硅和第二氧化层，而传统方法中多晶硅栅下方与漏端之间的介质层为单一的栅氧化层，显而易见，本方法制造的MOSFET的介质层厚度大于现有技术中的栅氧化层，介质层厚度越大对应的电容值越小，因此本发明的MOSFET的多晶硅栅底部与漏端之间的寄生电容比传统方法较小，降低了作为开关电路时的开关损耗，可适用于高频领域，具有更广的适用范围。
一种降低米勒电容 mosfet 制造方法

[发明专利]一种屏蔽栅MOSFET的制作方法-CN202111157822.7在审
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-09-30 - 公布日： 2021-12-10 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种屏蔽栅MOSFET的制作方法，制造的屏蔽栅MOSFET在第二多晶硅下方的介质层包括第一氧化层、氮化硅和第二氧化层，第二多晶硅侧面的介质层包括第一氧化层和氮化硅，也就是说，屏蔽栅下方的介质层厚度比侧面的介质层厚度更大，因此可弱化沟槽底部的电场强度，避免了现有技术中存在的沟槽底部电场更强的问题，因而本案提高了MOSFET击穿电压。
一种屏蔽 mosfet 制作方法

[发明专利]一种改善栅极特性的MOSFET芯片制造工艺-CN202110925731.7在审
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2021-08-12 - 公布日： 2021-12-07 - 主分类号： H01L27/06 文献下载
摘要：本发明公开了一种改善栅极特性的MOSFET芯片制造工艺，包括将沟槽区域的隔离氧化层去除，在沟槽外周侧获得第一轻掺杂多晶硅及第二轻掺杂多晶硅，并对沟槽内的轻掺杂多晶硅进行重掺杂，获得第一重掺杂多晶硅，去除剩余的隔离氧化层，在外延层靠近沟槽的区域成型体区和源区，并对第一轻掺杂多晶硅的部分区域进行重掺杂，获得第二重掺杂多晶硅，向上成型介质层，第二重掺杂多晶硅与第一轻掺杂多晶硅的类型相反，以第一轻掺杂多晶硅和第二重掺杂多晶硅组成二极管，以第二轻掺杂多晶硅两端组成电阻，二极管与电阻并联，并串接于栅极上。在芯片内部集成了多晶硅电阻和多晶硅二极管，有效限制流经栅极的电流，实现对栅极的保护。
一种改善栅极特性 mosfet 芯片制造工艺

[发明专利]一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构-CN202011005217.3有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2020-09-22 - 公布日： 2021-12-07 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构，包括以下步骤：步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，在外延层中形成第一掺杂区，淀积所述第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙；步骤S5：在第一掺杂区中注入硼原子或磷原子形成第二掺杂区，去除所述侧墙，刻蚀多晶硅使其上表面低于硅平面，在第一掺杂区中形成第三掺杂区，淀积介质层并去除设定区域的介质层即形成源区接触孔，淀积金属层并去除设定区域的金属即形成源极金属。本发明提供的提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构具有更小的单位面积导通电阻、可实现更好的雪崩电流及其一致性等优点。
一种提高沟槽 mosfet 密度工艺方法结构

[实用新型]一种沟槽MOSFET结构-CN202022178434.4有效
发明人：潘光燃;胡瞳腾 -专利权人： 深圳市芯电元科技有限公司
申请日： 2020-09-29 - 公布日： 2021-06-04 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种沟槽MOSFET结构，包括衬底和外延层，所述外延层设置在所述衬底上，所述外延层中设置有沟槽、氧化层以及多晶硅，所述氧化层设置在所述沟槽中，所述多晶硅设置在所述氧化层的表面且所述多晶硅填充所述沟槽，所述氧化层包覆所述多晶硅，所述外延层的表面设置有第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区设置在所述第一掺杂区的表面，所述第三掺杂区设置在相邻的所述第二掺杂区之间，所述氧化层的上表面、第二掺杂区的部分侧面、第二掺杂区的上表面、第三掺杂区的上表面设置有金属。本实用新型提供的沟槽MOSFET的结构具有更小的单位面积导通电阻、成本更低等优点。
一种沟槽 mosfet 结构

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