专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种抗干扰的FLASH数据读取方法及装置-CN202311215117.7在审
  • 许江;李炜 - 深圳市爱普特微电子有限公司
  • 2023-09-20 - 2023-10-27 - G06F3/06
  • 本发明一种抗干扰的FLASH数据读取方法,包括:步骤S1、根据来自CPU的数据读取指令读取存储在FLASH中对应地址的FLASH数据;步骤S2、对FLASH数据进行校验;步骤S3、在校验不通过时按照预设步进值调整FLASH的读电流参考值;步骤S4、判断调整后的读电流参考值是否在预设范围内;步骤S5、在调整后的读电流参考值在预设范围内时,根据调整后的读电流参考值,重新读取FLASH数据;步骤S6、对重新读取的FLASH数据进行校验,在校验不通过时重新执行步骤S3~步骤S5,直至校验通过或调整后的读电流参考值超过预设范围。通过增加数据校验冗余位,对CPU读到的数据进行校验;在校验不通过时,通过动态调整FLASH的读电流参考值来修正FLASH内部电路的工作状态,保证CPU获取的数据为校验通过的数据。
  • 一种抗干扰flash数据读取方法装置
  • [发明专利]基于脉冲调制信号的功率控制方法及系统-CN202310978192.2在审
  • 许江;雷盛华;李炜 - 深圳市爱普特微电子有限公司
  • 2023-08-04 - 2023-09-08 - H03K7/08
  • 本发明一种基于脉冲调制信号的功率控制系统,通过在脉冲调制信号产生模块的输出端连接脉冲调制信号监测补偿模块监测脉冲调制信号产生模块产生的脉冲调制信号,根据脉冲调制信号进行计时,如果在计时期间内,功率检测模块发送触发信号至脉冲调制信号产生模块,触发脉冲调制信号产生模块产生脉冲调制信号,说明系统正常工作则停止计时;在系统异常时,功率检测电路无法检测到功率下降,无法触发启动脉冲调制信号产生模块输出脉冲调制信号,导致计时超过预设时间,则产生一个补偿的触发信号触发脉冲调制信号产生模块输出脉冲调制信号,从而让功率稳定;由此,可以避免系统有负载或者有强干扰时,丢失脉冲调制信号的触发,导致输出功率不稳的问题。
  • 基于脉冲调制信号功率控制方法系统
  • [发明专利]用于测试高精度比较器的失调电压的方法及系统-CN202310861793.5在审
  • 许江;吴献;李炜 - 深圳市爱普特微电子有限公司
  • 2023-07-14 - 2023-08-11 - G01R31/00
  • 本发明一种用于测试高精度比较器的失调电压的方法,包括在比较器的输入端施加输入电压;将比较器的失调电压的微调值设置为第一预设值,采样比较器的第一输出电压;将比较器的失调电压的微调值设置为第二预设值,采样比较器的第二输出电压;以及根据第一输出电压和第二输出电压,判断比较器是否满足要求。通过短接比较器的输入端,调整比较器的失调电压的微调值来模拟输入端的电压差进行测试,然后根据比较器的输出电压判断比较器的失调电压是否在规定的范围内;由此,降低了对比较器的输入电压的精度的要求,不需要非常精准的电压差;同时,对比较器的输出端进行滤波去除干扰,提高了测试的抗干扰性,避免了误测情况的发生。
  • 用于测试高精度比较失调电压方法系统
  • [发明专利]用于产生全速扫描测试时钟信号的方法及系统-CN202211508669.2有效
  • 张云鹏;林琳;许江;李炜 - 深圳市爱普特微电子有限公司
  • 2022-11-29 - 2023-03-10 - G01R31/3185
  • 本发明公开了一种用于产生全速扫描测试时钟信号的方法,包括检测测试信号;基于测试信号,生成包括多个传递时钟、发射时钟和捕获时钟的测试时钟信号,传递时钟、发射时钟和捕获时钟的周期相同,根据周期和待测试芯片所需的高频时钟频率调整测试时钟信号的发射时钟和捕获时钟的上升沿或下降沿。本发明时钟传递阶段、发射阶段和捕获阶段的时钟周期相同,只是对测试时钟信号发射阶段和捕获阶段的波形的上升沿或下降沿的时间点进行调整,从而使芯片在捕获阶段可以接收到所需的高频时钟频率信号;因此,可以通过波形控制达到输出高频的目的,省去芯片额外的OCC电路结构,节约芯片面积。
  • 用于产生全速扫描测试时钟信号方法系统
  • [发明专利]一种静态功耗自动可调的低压差线性稳压器电路-CN202211188219.X有效
  • 方狄;吴献;许江;鲁翔;李炜 - 深圳市爱普特微电子有限公司
  • 2022-09-28 - 2022-12-27 - G05F1/56
  • 本发明提供一种静态功耗自动可调的低压差线性稳压器电路,包括LDO主电路和连接于所述LDO主电路的LDO输出电流检测电路,所述LDO主电路包括误差放大器和输出级电路,所述LDO输出电流检测电路用于检测所述LDO主电路的输出电流,根据所述输出电流的变化对所述误差放大器的电流进行调整。通过LDO输出电流检测电路检测LDO输出电流的大小,可以实时跟踪LDO主电路的输出电流的大小,对误差放大器的电流进行调整,进而可以针对数字电路的不同模式,自由调整检测电流的档位,对于同一模式下,如果电流变化大,可以进行调节;通过检测LDO输出电流大小,可以实时跟踪LDO输入电流的大小,然后对误差放大器的电流进行调整。
  • 一种静态功耗自动可调低压线性稳压器电路
  • [发明专利]一种低延迟高精度定值除法器-CN202210959484.7有效
  • 蒋征科;李炜 - 深圳市爱普特微电子有限公司
  • 2022-08-11 - 2022-10-28 - G06F7/535
  • 本发明公开了一种低延迟高精度定值除法器,预除模块用于利用值为2N‑1的N bit无符号被除数中的每一位对除数进行预除计算,得到商数系数数组和余数系数数组,预除模块没有任何硬件开销;余数计算模块用于将余数系数数组乘以被除数中对应的位,得到余数数组,对余数数组进行加法计算得到余数和余数进位数组;商数计算模块用于将商数系数数组乘以被除数中对应的位,得到商数数组,对商数数组和余数进位数组进行加法计算后得到商数。本发明通过提前计算好被除数各bit所对应的商数系数和余数系数,将定值除法转化为使用加法网络实现,商和余数的计算同时进行,既能提供超低延迟输出,又能通过提供余数的方式完整保留精度信息,具有高速低延迟特点。
  • 一种延迟高精度法器
  • [发明专利]跨时钟域数据传输电路及方法-CN202210136505.5有效
  • 蒋征科;李炜;廖火荣;李建峰 - 深圳市爱普特微电子有限公司
  • 2022-02-15 - 2022-05-17 - G06F1/12
  • 本发明一种跨时钟域数据传输电路,包括位于第一时钟域的输入数据流产生电路和翻转信号产生电路,以及位于第二时钟域的数据采样信号产生电路和输出数据流产生电路,其中,翻转信号产生电路根据第一时钟信号产生翻转信号,数据采样信号产生电路将翻转信号同步到第二时钟域并对同步后的信号进行边沿检测后得到数据采样信号,输入数据流产生电路根据输入信号产生输入数据流,输出数据流产生电路根据数据采样信号和输入数据流生成输出数据流。本申请将数据同步问题转化为信号同步,使用了结构极为简单的两级背靠背同步寄存器,加上一个额外的来自第一时钟域的同步信号,因此通过极少的逻辑资源就可以保证采样时数据稳定可靠。
  • 时钟数据传输电路方法
  • [发明专利]用于24bit Sigma Delta ADC的数字抽取滤波器-CN202210332973.X在审
  • 张际宝;李炜;廖火荣;李建峰 - 深圳市爱普特微电子有限公司
  • 2022-03-31 - 2022-05-13 - H03H17/02
  • 本发明一种用于24bit Sigma Delta ADC的数字抽取滤波器,包括第一FIR数字滤波器、第一数据抽取模块、第二FIR数字滤波器和第二数据抽取模块,数据输入端与第一FIR数字滤波器的输入端连接,第一FIR数字滤波器的输出端与第一数据抽取模块的输入端连接,第一数据抽取模块的输出端与第二FIR数字滤波器的输入端连接,第二FIR数字滤波器的输出端与第二数据抽取模块的输入端连接。本发明包括级联的多个FIR数字滤波器,第一级FIR数字滤波器具有较宽的过渡带,可以进一步减少滤波器阶数;第二级FIR数字滤波器主要实现半带滤波,过渡带比较窄。由此级联形成的数字抽取滤波器能满足阻带高的噪声抑制能力,适合24bit高性能ADC需求,又能减少数字滤波器硬件资源的开销。
  • 用于24bitsigmadeltaadc数字抽取滤波器
  • [发明专利]通讯时钟复位信号处理电路及方法-CN202210135270.8有效
  • 蒋征科;李炜;廖火荣;李建峰 - 深圳市爱普特微电子有限公司
  • 2022-02-15 - 2022-05-03 - H04L7/00
  • 本发明一种通讯时钟复位信号处理电路,包括通讯时钟域复位信号生成单元、同步单元和采样单元,通讯时钟域复位信号生成单元根据主复位信号生成通讯时钟复位信号,同步单元将通讯时钟复位信号从通讯时钟域同步到主时钟域,采样单元对同步后的通讯时钟复位信号进行采样,判断通讯时钟复位信号是否已被释放,如果通讯时钟复位信号没有被释放,则在主时钟域内产生释放信号来释放通讯时钟复位信号。由此在上电后没有通讯时钟的情况下安全地利用主时钟域的信号对通讯时钟域复位信号进行释放,而如果在上电后有通讯时钟的情况下则用通讯时钟进行复位信号释放,这样在无法预知用户在上电后是否给通讯时钟的情况下可以将芯片安全地置于随时可以通讯的状态。
  • 通讯时钟复位信号处理电路方法
  • [发明专利]用于ADC模块的多通道模拟输入电路-CN202111483869.2有效
  • 鲁翔;李炜 - 深圳市爱普特微电子有限公司
  • 2021-12-07 - 2022-03-15 - H03M1/12
  • 本发明涉及用于ADC模块的多通道模拟输入电路,包括多个扩展引脚模块、多个传统引脚模块和模拟总线,多个扩展引脚模块之间通过单线级联的方式连接,多个扩展引脚模块通过模拟总线连接至ADC模块,每个扩展引脚模块在对应的配置信号的控制下,将ADC信号输入到ADC模块;由此,可以实现通过单导线方式连接将所有扩展引脚模块的输出端连接至同一模拟总线,在级联控制线的控制下,可以实现同一个时间,只有一个扩展引脚模块的输出端连接至模拟总线,由此,可以减少模拟绕线面积和降低不同通道线间串扰,自动隔离未选通的模拟通路。
  • 用于adc模块通道模拟输入电路
  • [发明专利]用于芯片的输入参数测试电路及方法-CN202111084023.1有效
  • 鲁翔;李炜 - 深圳市爱普特微电子有限公司
  • 2021-09-16 - 2021-12-07 - G01R31/28
  • 本发明涉及用于芯片的输入参数测试电路,测试电路包含在芯片中,包括多个串联的测试单元,每个测试单元包括:第一端,连接封装管脚或未封装管脚;第二端,连接上一级测试单元的输出;控制模块,用于在初始化阶段,将连接封装管脚的测试单元设置为激活状态,将连接未封装管脚的测试单元设置为旁路状态。本发明在初始化阶段,将连接未封装管脚的测试单元设置为旁路状态,则在随后的测试过程中,该测试单元被排除在测试链路之外,利用设置为激活状态的测试单元,对封装管脚进行测试。由此,通过增加一个初始化步骤,可以实现根据封装形式,自动调整测试单元的结构,从而实现测试TREE的最小化。
  • 用于芯片输入参数测试电路方法
  • [发明专利]一种基于数字预调节的延迟锁相系统及方法-CN202110731170.7有效
  • 吴献;李炜 - 深圳市爱普特微电子有限公司
  • 2021-06-30 - 2021-10-08 - H03L7/089
  • 本发明公开了一种基于数字预调节的延迟锁相系统,包括延迟锁相模块、数字预调节模块和启动模块,延迟锁相模块包括延迟单元,启动时延迟单元的输入端的电压为启动模块产生的启动电压,延迟单元与数字预调节模块形成反馈环,数字预调节模块根据系统输入时钟信号和系统输出反馈信号的相位差生成用于调节延迟单元的调节码,延迟单元在调节码的调节下工作在最佳工作点后关闭数字预调节模块和启动模块,使延迟锁相模块进入延迟锁相环工作模式。本发明根据输入时钟信号的频率和电路的制造工艺条件对延迟单元调节,从而消除以上因素对延迟锁相环的影响;同时由于延迟单元始终工作在最佳工作点附近,其提供的延迟范围可以被限制,使其不会产生谐波锁定。
  • 一种基于数字调节延迟系统方法

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