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[发明专利]四输入端组合逻辑电路的晶体管级实现机构-CN201611265124.8在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-24 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种四输入端组合逻辑电路的晶体管级实现机构，其包括第一三极管等，第一三极管的漏极和第二三极管的漏极均与正极电源相连，第一三极管的栅极与第五三极管的栅极相连，第一三极管的源极与第三三极管的漏极相连，第二三极管的栅极与第七三极管的栅极相连，第二三极管的源极与第四三极管的漏极相连，第三三极管的栅极与第六三极管的栅极相连，第三三极管的源极与第五三极管的漏极相连，第四三极管的栅极与第八三极管的栅极相连。本发明保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。
输入组合逻辑电路晶体管实现机构

[发明专利]五输入端组合逻辑电路的晶体管级实现方案的电路-CN201611265858.6在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/003 文献下载
摘要：本发明公开了一种五输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管等，第一三极管的栅极与第五三极管的栅极连接，第一三极管的源极、第二三极管的源极、第二三极管的源极、第四三极管的源极都与第五三极管的漏极连接，第四三极管的漏极与第十三极管的源极连接，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极都与第十三极管的漏极连接，第四三极管的源极与第五三极管的漏极连接，第五三极管的源极与第六三极管的漏极连接，第六三极管的源极与第七三极管的漏极连接，第七三极管的源极与第八三极管的漏极、第九三极管的漏极连接。本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]电平转换电路-CN201611265829.X在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/0185 文献下载
摘要：本发明公开了一种电平转换电路，其包括压NMOS晶体管等，低压NMOS晶体管的栅极接低的电源电压，第一高压NMOS晶体管的栅极和低压NMOS晶体管的源极连接，第一高压PMOS晶体管的漏极、第二高压PMOS晶体管的栅极都与低压NMOS晶体管的漏极连接，第一高压NMOS管的源极、第二高压NMOS管的源极都接地。本发明的电路简单，所需晶体管数目较少，降低成本。
电平转换电路

[发明专利]六输入端组合逻辑电路的晶体管级实现方案的电路-CN201611261327.X在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/094 文献下载
摘要：本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管等，第一三极管漏极与第二三极管漏极相连，第二三极管漏极与第三三极管漏极相连，第三三极管漏极与第四三极管漏极相连，第四三极管漏极与第五三极管漏极相连，第五三极管漏极与第六三极管漏极相连，第一三极管源极与第二三极管源极相连，第二三极管源极与第三三极管源极相连，第三三极管源极与第四三极管源极相连，第四三极管源极与第五三极管源极相连等。本发明能够通过削减晶体管数目来实现，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]六输入端组合逻辑电路的晶体管级实现方案的电路-CN201611261902.6在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/094 文献下载
摘要：本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管等，第一三极管栅极与第七三极管栅极相连，第一三极管漏极与第二三极管漏极相连，第二三极管源极与第一三极管源极相连，第二三极管栅极与第八三极管栅极相连，第二三极管漏极与第三三极管漏极相连，第二三极管漏极与第三三极管漏极相连，第三三极管栅极与第九三极管栅极相连，第四三极管漏极与第三三极管漏极相连，第四三极管源极与第三三极管源极相连等。本发明能够通过削减晶体管数目来实现，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]六输入端组合逻辑电路的晶体管级实现方案的电路-CN201611260631.2在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/0944 文献下载
摘要：本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管，第一三极管的漏极与第七三极管的漏极连接，第一三极管的栅极与第五三极管的栅极连接，第一三极管、第七三极管的源极与第二三极管、第八三极管的漏极都连接，第二三极管的栅极与第九三极管的栅极连接，第二三极管、第八三极管的源极与第三三极管的漏极都连接等，本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]六输入端组合逻辑电路的晶体管级实现方案的电路-CN201611261903.0在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/0944 文献下载
摘要：本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管等，第一三极管漏极与第二三极管漏极相连，第二三极管漏极与第三三极管漏极相连，第三三极管漏极与第四三极管漏极相连，第一三极管源极与第二三极管源极相连，第二三极管源极与第六三极管源极相连等。本发明能够通过削减晶体管数目来实现，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]六输入端组合逻辑电路的晶体管级实现方案的电路-CN201611260561.0在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管等，第一三极管的栅极与第七三极管的栅极连接，第一三极管的源极、第二三极管的源极、第三三极管的源极分别都与第四三极管的漏极、第五三极管的漏极与第六三极管的漏极连接，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极相连接等。本发明所要解决的技术问题是提供一种六输入端组合逻辑电路的晶体管级实现方案的电路，其削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]六输入端组合逻辑电路的晶体管级实现方案的电路-CN201611260691.4在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管，第一三极管的漏极与第八三极管的漏极连接，第一三极管的栅极与第六三极管的栅极连接，第一三极管、第八三极管的源极与第二三极管的漏极连接，第二三极管的栅极与第九三极管的栅极连接，第二三极管的源极与第三三极管的漏极连接，第三三极管的栅极与第十三极管的栅极连接，第三三极管的源极与第四三极管的漏极连接等，本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]四输入端组合逻辑电路的晶体管级实现方案的电路-CN201611260897.7在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种四输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管等，第一三极管的漏极和第二三极管的漏极连接，第一三极管的源极和第三三极管的漏极连接，第二三极管的源极和第四三极管的漏极连接，第一三极管的栅极和第五三极管的栅极连接，第二三极管的栅极和第七三极管的栅极连接，第三三极管的源极和第五三极管的漏极连接，第四三极管的源极和第六三极管的漏极连接，第五三极管的漏极和第六三极管的漏极连接等。本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]五输入端组合逻辑电路的晶体管级实现方案的电路-CN201611260912.8在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种五输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管等，第一三极管的漏极和第二三极管的漏极连接，第一三极管的栅极和第六三极管的栅极连接，第一三极管的源极和第三三极管的漏极连接，第二三极管的栅极和第九三极管的栅极连接，第二三极管的源极和第三三极管的漏极连接，第三三极管的源极和第四三极管的漏极连接，第四三极管的栅极和第八三极管的栅极连接，第四三极管的源极和第六三极管的漏极连接。本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]五输入端组合逻辑电路的晶体管级实现方案的电路-CN201611261147.1在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种五输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管等，第一三极管的栅极和第六三极管的栅极连接，第一三极管的源极和第二三极管的漏极连接，第二三极管的栅极和第七三极管的栅极连接，第二三极管的源极和第三三极管的漏极连接，第三三极管的栅极和第八三极管的栅极连接，第四三极管的栅极和第九三极管的栅极连接，第四三极管的源极和第五三极管的漏极连接，第五三极管的栅极和第十三极管的栅极连接等。本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
输入组合逻辑电路晶体管实现方案电路

[发明专利]四输入端组合逻辑电路的晶体管级实现机构-CN201611263393.0在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种四输入端组合逻辑电路的晶体管级实现机构，其包括第一三极管等，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极均与双极电源相连，第一三极管的栅极与第五三极管的栅极相连，第二三极管的栅极与第六三极管的栅极相连，第三三极管的栅极与第七三极管的栅极相连，第三三极管的源极与第四三极管的漏极相连，第四三极管的栅极与第八三极管的栅极相连。本发明保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。
输入组合逻辑电路晶体管实现机构

[发明专利]四输入端组合逻辑电路的晶体管级实现方案的电路-CN201611263437.X在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种四输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管等，第一三极管的漏极与正极电源相连，第一三极管的栅极与第五三极管的栅极相连，第一三极管的源极与第二三极管的漏极相连，第二三极管的栅极与第六三极管的栅极相连，第二三极管的源极与第三三极管的漏极相连，第三三极管的栅极与第七三极管的栅极相连，第三三极管的源极与第四三极管的漏极相连。本发明保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。
输入组合逻辑电路晶体管实现方案电路

[发明专利]四输入端组合逻辑电路的晶体管级实现方案的电路-CN201611263527.9在审
发明人： 唐立伟;任军 -专利权人：合肥恒烁半导体有限公司
申请日： 2016-12-30 - 公布日： 2017-05-17 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种四输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管等，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极、第四三极管的漏极均与正极电源相连，第一三极管的源极、第二三极管的源极、第三三极管的源极、第四三极管的源极均与第五三极管的漏极相连，第一三极管的栅极与第五三极管的栅极相连，第二三极管的栅极与第六三极管的栅极相连，第三三极管的栅极与第七三极管的栅极相连。本发明保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。
输入组合逻辑电路晶体管实现方案电路