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[实用新型]一种发动机凸机的打磨清理设备-CN202222072014.7有效
发明人：胡远刚;陈洁;张景花;任鹏举;马琳;侯少彬 -专利权人：河南哈东节能科技有限公司
申请日： 2022-08-08 - 公布日： 2023-01-24 - 主分类号： B24B27/033 文献下载
摘要：本实用新型公开了一种发动机凸机的打磨清理设备，包括支撑板，支撑板的底端固定设有两个支撑架，支撑板的底端设有打磨组件，打磨组件包括打磨箱、三个第一滑轨、两个第二滑轨和两个电动马达，三个第一滑轨分别固定设置在支撑板的两侧和顶端，打磨箱的内部通过滑座分别与三个第一滑轨滑动连接，打磨箱内部的两侧均固定设有第二滑轨，本实用新型的有益效果是：通过支撑板对打磨组件支撑，通过第一滑轨与打磨箱滑动连接，便于调节打磨位置，使用固定板固定第二电动伸缩杆，并使用第二电动伸缩杆带动打磨箱进行平面移动改变打磨位置，同时使用滑轮便于提高滑动效果，便于工作人员进行使用，通过第二滑轨固定打磨板。
一种发动机打磨清理设备

[实用新型]一种发动机缸盖加工用夹持装置-CN202222072076.8有效
发明人：侯少彬;陈洁;张景花;胡远刚;马琳;任鹏举 -专利权人：河南哈东节能科技有限公司
申请日： 2022-08-08 - 公布日： 2023-01-24 - 主分类号： B25B11/00 文献下载
摘要：本实用新型公开了一种发动机缸盖加工用夹持装置，包括底座，底座顶端中部有滑槽，滑槽两侧对应设置有侧板，侧板底部有滑块，滑块中部有螺纹孔II与螺纹杆I螺纹连接，侧板顶端中部有转筒，转筒内有螺纹杆II，侧板顶端底部一侧有限位杆，侧板与底座之间设有连接板，连接板内有螺纹孔I与螺纹杆II螺纹连接和限位孔与限位杆滑动连接，连接板内侧设有夹板，夹板顶端中部有螺纹套筒，螺纹套筒内有螺纹杆III，螺纹杆III底部通过转盘与压板转动连接。通过夹板对缸盖两侧进行夹紧，压板结合夹板对缸盖上下进行夹紧，实现夹持牢固；转动螺纹杆I使侧板移动，改变两侧夹板间距，实现夹持间距可调；转动螺纹杆II使连接板带动夹板上下移动，实现夹持高度可调。
一种发动机缸盖工用夹持装置

[实用新型]一种缸盖总成的清洗设备-CN202222441348.7有效
发明人：胡远刚;马琳;侯少彬;张景花;任鹏举 -专利权人：河南哈东节能科技有限公司
申请日： 2022-09-15 - 公布日： 2023-01-24 - 主分类号： B08B3/02 文献下载
摘要：本实用新型公开了一种缸盖总成的清洗设备，包括底板，底板上端面设有支架，支架底端内侧设有伸缩气缸，伸缩气缸伸缩端设有滑板，滑板顶端外侧装有步进电机，步进电机输出端贯穿滑板后与转轴转动连接，转轴一端设有安装板，安装板一侧底部装有夹板且顶部装有电动推杆，电动推杆底部设有挤压板，支架上端面装有水管与右侧水箱连通，水管中部设有增压泵，水管底部贯穿支架与冲洗板连通，冲洗板底部设有若干高压喷头。电动推杆推动挤压板将缸盖固定在挤压板与夹板之间，方便装夹缸盖总成；步进电机转动带动转轴转动，使安装板带动缸盖总成转动，使缸盖翻转省时省力；增压泵对水流增压后通过若干增压喷头喷出，对缸盖各部位进行冲洗，实现清洗彻底。
一种缸盖总成清洗设备

[实用新型]一种发动机凸机的加工设备-CN202222232772.0有效
发明人：侯少彬;马琳;任鹏举;胡远刚;张景花 -专利权人：河南哈东节能科技有限公司
申请日： 2022-08-24 - 公布日： 2023-01-24 - 主分类号： B08B3/02 文献下载
摘要：本实用新型公开了一种发动机凸机的加工设备，包括清洗槽，清洗槽内壁底端的中部固定设有竖板，清洗槽内壁的底部通过竖板分隔为浸洗腔和冲洗腔，浸洗腔的内部注有浸洗液，清洗槽内壁的顶部通过调位组件活动安装有网槽，清洗槽一侧底部的一边固定安装有循环泵，循环泵的进口端均通过输液管分别与浸洗腔一侧的底部和顶部固定连通，两个输液管的一端均固定安装有滤头，冲洗腔的内部设有冲洗组件，本实用新型的有益效果是：通过浸洗腔内部的浸洗液与网槽相配合可以对放置在网槽内部的零部件进行正常浸洗作业，浸洗过程中通过循环泵可以确保浸洗液的流动性，通过调位组件可以带动网槽上下往复移动，提高浸洗效果和效率。
一种发动机加工设备

[发明专利]一种多AGV协同工作系统-CN202211323178.0在审
发明人： 任鹏举;宋翔;丁焱;景鑫;于航;郑南宁 -专利权人：西安交通大学
申请日： 2022-10-26 - 公布日： 2023-01-20 - 主分类号： G05D1/02 文献下载
摘要：一种多AGV协同工作系统包括：多个AGV、控制器、运动规划模块、行为级规划模块、路径资源分配模块、感知模块以及调度模块，感知模块包括单体感知模块和感知融合模块。该系统采用基于Zynq UltraScale+平台的一体化控制器作为处理器，硬件集成度高、功耗低、节约成本，具有一定的普适性和可迁移性。
一种 agv 协同工作系统

[发明专利]面向指令流水线逐级反压的安全流水线SPPL电路-CN202211153988.6在审
发明人：赵文哲;黄晓帆;夏天;陈飞;林晓云;任鹏举 -专利权人：西安交通大学
申请日： 2022-09-21 - 公布日： 2022-12-30 - 主分类号： G06F9/38 文献下载
摘要：一种面向指令流水线逐级反压的安全流水线SPPL电路，包括SPPL基础单元、SPPL基础单元的互联方式以及相应的配置单元，所述SPPL电路属于一个模块的控制电路，与模块的数据电路分离；其中，所述SPPL基础单元是实现了每一级流水线反压和附加功能的控制电路结构，SPPL基础单元之间存在握手信号，所有SPPL基础单元的接口信号由配置单元统一进行配置。该SPPL电路可以在不同场景复杂条件中搭建流水线的控制电路，并且通过良好的设计将信号间复杂的依赖在SPPL基础单元中解决，从而降低设计缺陷产生的可能性。
面向指令流水线逐级安全 sppl 电路

[发明专利]一种高效的神经网络前处理方法-CN202210923137.9在审
发明人： 任鹏举;党祺玮;陈飞;黄晓帆;张先娆;赵文哲;夏天 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06N3/063 文献下载
摘要：本公开揭示了一种神经网络前处理方法，其特征在于：如果每次卷积需要m个点的n个通道数据，则重排时：在第1列，先自下向上排列第1个点至第m个点所涉及的m*n个数；进一步的，如果卷积步长是k，则自左向右继续重排至第2列时：第k+1个点的n个通道的数据先从下面开始排列；然后，依次自下向上排列第k+2个点，一直到第k+m个点；进一步的，当重排到第i+1列时，自下向上依次排列：第i*k+1,i*k+2,…,i*k+m个点的n个通道数据。本公开应用范围广泛，可使用在各种网络加速方案，以及多种处理器中，达到提高内存利用率，降低图像卷积计算用时的作用。
一种高效神经网络处理方法

[发明专利]适合通用硬件电路的神经网络数据存储格式转换方法-CN202210923740.7在审
发明人： 任鹏举;林晓云;赵文哲;党祺玮;刘汉威;夏天 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06F3/06 文献下载
摘要：本公开揭示了计算机实现的数据处理方法，包括步骤：S100：从源存储器读取图像数据，其中源存储器具有源存储格式，其中对源存储器的读取是以适用于源存储器的模式进行的；S200：把图像数据从源存储格式转置成不同于源存储格式的目的地存储格式，其中源存储格式和目的地存储格式中的一个是HWC8存储格式，而源存储格式和目的地存储格式中的另一个是HWC88存储格式；S300：把图像数据写入到目的地存储器，其中目的地存储器具有目的地存储格式，其中对目的地存储器的读取是以适用于目的地存储器的格式进行的。本公开利用HWC88存储格式具有更好的局部性，可以提高cache中数据的利用率，进而提升数据传输带宽和计算性能。
适合通用硬件电路神经网络数据存储格式转换方法

[发明专利]一种加速神经网络计算的多NPU级联结构-CN202210924133.2在审
发明人：赵文哲;胡康;党祺玮;马澄宇;黄静雯;夏天;任鹏举 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06N3/063 文献下载
摘要：本公开揭示了一种加速神经网络计算的多NPU级联结构，包括多个神经网络计算单元NPU，多个块存储器block memory，一个直接存储器存取DMA和一个主存储器DDR，该级联结构能够使所述多个神经网络计算单元NPU并行计算，只有神经网络构建模块的输入和输出需要访存主存储器。本公开所揭示的级联结构能显著提高神经网络MAC的利用率，高效访问主存储器，对于解决神经网络计算访存效率低这一性能瓶颈具有十分重要的意义。
一种加速神经网络计算 npu 级联结构

[发明专利]一种用于神经网络推理加速的低功耗浮点乘累加运算方法-CN202210924134.7在审
发明人：赵文哲;胡康;张景铭;付格林;夏天;任鹏举 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06N3/04 文献下载
摘要：本公开揭示了一种用于神经网络推理加速的低功耗浮点乘累加运算方法，通过对输入的浮点数进行预处理，在计算前对小数部分进行舍入并调整其指数位，对可能会被舍入的数据进行预先的舍入和规整，省去对不必要精度的计算。同时，为了累加电路能够快速执行，采用科学技术法表示的指数的小数部分放弃原有的原码表示方法，转而采用补码表示方法。本公开利用乘累加运算的特点，使用消耗资源较少的定点运算资源实现接近浮点运算的精度，从而解决了神经网络推理过程中计算精度与硬件实现复杂度的平衡问题。
一种用于神经网络推理加速功耗浮点累加运算方法

[发明专利]一种兼容多维度矩阵乘法的运算单元-CN202210924135.1在审
发明人： 任鹏举;林晓云;霍志旺;楼薇;张先娆;赵文哲;夏天 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06F17/16 文献下载
摘要：本公开提出了一种兼容多维度矩阵乘法的PE阵列结构、运算单元及其MPU。本公开对PE阵列进行了功能扩展设计，其可以通过发射不同模式下的控制信号，支持多种维度矩阵乘法运算，在提高PE阵列的利用率的同时，缩短运算时间，节省数据搬移造成的能耗。此外，本公开对同一向量乘矩阵运算设计了低功耗和高性能两种模式，来满足不同应用场景的需求。
一种兼容多维矩阵乘法运算单元

[发明专利]一种卷积运算的硬件自动padding的方法-CN202210924136.6在审
发明人： 任鹏举;林晓云;夏天;霍志旺;付格林;赵文哲 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06F17/15 文献下载
摘要：本公开揭示卷积运算的硬件自动padding的方法及其数据存储格式。其中，该数据存储格式在数据存储过程中，会将整个输入数据ifm进行分段，每段数据进行8等分切分，得到8组数据，然后对每组数据进行等位置抽取，等位置数据排为一列，进行顺序存储。如此，这种存储格式具有更好的局部性。相比现有技术中的HWC格式，本公开将此种存储格式命名为HWC88格式。对于所述硬件自动padding的方法，在采用HWC88存储格式的数据左右两侧，通过对原数据进行复制、移位后自动补足padding数据，从而快速进行卷积运算，其中在显式存储padding时，将padding部分视为正常数据，不需要额外计算padding地址。
一种卷积运算硬件自动 padding 方法

[发明专利]一种通过算法控制单元进行调度计算的硬件结构-CN202210924137.0在审
发明人： 任鹏举;陈飞;赵文哲;黄晓帆;杨国茗;夏天 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06F17/15 文献下载
摘要：本公开揭示了一种通过“Algorithm Zoo”进行调度计算的硬件结构，包括系统寄存器控制单元sys registers，算法控制单元Algorithm Zoo，计算阵列单元PE‑Array，片上存储单元Memory，RISC‑V处理器，双倍速率动态存储器DDR和向量处理单元VPU，其中，所述算法控制单元Algorithm Zoo包括数据传输模块TRANS、卷积运算模块CONV、深度可分离卷积计算控制模块DWCON、反卷积计算控制模块DCONV、池化控制模块Pooling和数据变形模块Reshape。本公开的硬件结构可通过编程灵活支持常见的神经网络计算硬件实现。
一种通过算法控制单元进行调度计算硬件结构

[发明专利]一种提高神经网络MAC使用率的多层级联结构-CN202210924138.5在审
发明人：赵文哲;楼薇;马澄宇;黄静雯;杨国茗;夏天;任鹏举 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06N3/04 文献下载
摘要：本公开揭示了一种提高神经网络内存使用开销MAC使用率的多层级联结构，其对处理器内用于存储特征图feature map的块存储器block memory分区，将其作为多层神经网络中不同层的数据存储区域，其中，将所述块存储器block memory划分为三个区域，分别存储多层神经网络的特征图feature map，所述三个区域分别为输入层、中间层和输出层，所述中间层为一层或多层。本公开所揭示的多层级联结构能够极大地提高神经网络MAC利用率，以高效访存主存储器。
一种提高神经网络 mac 使用率多层级联结构

[发明专利]一种基于复杂指令集的RISC-V核及其AI处理器-CN202210924349.9在审
发明人：夏天;刘汉威;马澄宇;党祺玮;赵文哲;任鹏举 -专利权人：西安交通大学
申请日： 2022-08-02 - 公布日： 2022-11-22 - 主分类号： G06N3/063 文献下载
摘要：本公开揭示了一种基于复杂指令集的RISC‑V核，其特征在于：基于复杂指令集，即CISC指令集的RISC‑V核做为神经网络加速器的数据加载及各层计算的控制核心，同时，在RISC‑V核的控制下，将网络的输入输出数据按照硬件存储格式进行重排。本公开能够提高FPGA硬件对于神经网络的计算效率，从而得以进一步实现一种基于RISC‑V调度的FPGA神经网络加速器。
一种基于复杂指令 risc 及其 ai 处理器