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[发明专利]一种存储访问控制系统、方法、芯片及存储介质-CN202311175296.6在审
发明人：萧启阳;尹法纪;吴志伟 -专利权人： 上海云豹创芯智能科技有限公司
申请日： 2023-09-13 - 公布日： 2023-10-20 - 主分类号： G06F11/10 文献下载
摘要：本申请公开了一种存储访问控制系统，其至少包括：坏片检测模块、编码选择器、第一ECC编码器及第二ECC编码器、分组器、解码选择器、第一ECC解码器及对第二ECC解码器、字节选择器以及读写控制模块，可以在SDRAM正常和出现坏片时，采用不同的ECC编码器和ECC解码器对读写数据进行处理。相应地，本申请还提供了相应的方法、芯片及存储介质。实施本申请，可以在存在SDRAM坏片时，不影响对存储的读写访问，可以提高数据的安全性，以及降低维护成本。
一种存储访问控制系统方法芯片介质

[发明专利]系统计数器的数据传输装置及其方法、介质、设备、芯片-CN202310736461.4在审
发明人：张学利;刘加东 -专利权人： 上海云豹创芯智能科技有限公司
申请日： 2023-06-20 - 公布日： 2023-09-19 - 主分类号： H03M7/30 文献下载
摘要：本申请涉及系统计数器的数据传输装置及其方法、介质、设备、芯片，包括系统计数器和至少一个第一硬化块，所述系统计数器包括计数单元和编码器，所述第一硬化块包括第一解码器；所述计数单元，用于接收时钟信号，对所述时钟信号进行计数得到计数值，并输出所述计数值和编码脉冲信号；所述编码器，用于根据所述编码脉冲信号对所述计数值进行压缩编码得到编码数据，并输出所述编码数据和解码脉冲信号；其中，所述编码数据的位宽小于所述计数单元输出的计数值的位宽；所述第一解码器，用于根据所述解码脉冲信号对所述编码数据进行解码得到所述计数值。本申请通过减少系统计数器占用的走线资源，有利于降低SoC系统的布线难度。
系统计数器数据传输装置及其方法介质设备芯片

[发明专利]一种低成本可纠错存储方法、系统、芯片及存储介质-CN202310684452.5在审
发明人：萧启阳;尹法纪;吴志伟;倪志鹏 -专利权人： 上海云豹创芯智能科技有限公司
申请日： 2023-06-09 - 公布日： 2023-09-05 - 主分类号： G11C29/42 文献下载
摘要：本发明公开了一种低成本的可纠错存储方法，其至少包括如下步骤：接收需要存储的数据，对所接收的数据采用15字节数据分组，分成一组具有15字节的数据块；对每组数据块进行ECC编码处理，获得8比特ECC码，并将所述8比特ECC码添加至所述数据块末尾；将添加有ECC码的数据块拆成两组8字节数据，并依序将拆分后的字节数据通过内存控制器写入八片SDRAM中。本发明还公开了相应的系统、芯片及存储介质。实施本发明，可以减小内存容量浪费，降低内存成本，从而提高存储效率。
一种低成本纠错存储方法系统芯片介质

[发明专利]一种DUT仿真验证平台及其验证方法、介质、电子设备-CN202310568473.0在审
发明人：张学利;浦香君;吴志伟;李飞 -专利权人： 上海云豹创芯智能科技有限公司
申请日： 2023-05-19 - 公布日： 2023-08-29 - 主分类号： G06F30/3308 文献下载
摘要：本申请涉及一种DUT仿真验证平台及其验证方法、介质、电子设备，包括：Python端和System Verilog(下称SV)端，所述SV端包括虚拟序列、UVM测试框架和被验证的DUT；所述Python端用于编写测试用例和运行测试用例，在运行测试用例时生成对应的命令，并将所述命令通过发送管道发送至所述SV端；所述虚拟序列用于实时接收所述命令，根据所述命令并通过所述UVM测试框架生成激励给到DUT执行，将命令执行结果通过接收管道返回给所述Python端，Python端根据收到的命令执行结果决定所需执行的下一条命令。本申请将SV端的UVM环境和Python端相结合，提高验证的效率和完备性。
一种 dut 仿真验证平台及其方法介质电子设备

[发明专利]一种基于NPI接口的性能分析方法、系统及存储介质-CN202310568466.0在审
发明人：萧启阳;梅明;吴志伟;浦香君 -专利权人： 上海云豹创芯智能科技有限公司
申请日： 2023-05-19 - 公布日： 2023-08-01 - 主分类号： G06F11/26 文献下载
摘要：本发明公开了一种基于NPI接口的性能分析方法，其包括步骤：通过NPI接口实时获取SoC芯片中接口总线的fsdb波形文件；对fsdb波形文件进行接口分类统计处理，获得所述接口总线中各通道中所传输信号的信号数值和对应的时间信息；对接口总线中各通道中所传输信号的信号数值和对应的时间信息进行合并处理，获得预设时间段内每笔读传输或写传输对应的发生起始时间、结束时间及相应的数据内容；根据经合并处理所获得的结果，计算分析获得接口总线的性能数据，所述性能数据至少包括：最大时延、最小时延以及平均时延。本发明还公开了相应的系统及存储介质。实施本发明，可以简便有效地统计接口总线的读写性能，具有高效率且成本低的优点。
一种基于 npi 接口性能分析方法系统存储介质

[发明专利]一种数据处理装置和方法-CN202211667062.9在审
发明人：张学利;梅明;吴志伟 -专利权人： 上海云豹创芯智能科技有限公司
申请日： 2022-12-22 - 公布日： 2023-05-12 - 主分类号： G11C11/413 文献下载
摘要：本发明公开了一种数据处理装置和方法。该装置包括：请求接收模块、逻辑控制模块和(m+1)个存储器；请求接收模块，用于接收数据处理请求，并将数据处理请求发送至逻辑控制模块；逻辑控制模块，用于根据延迟属性参数和数据处理请求的请求地址从(m+1)个存储器中确定一目标存储器和目标地址，以及用于根据延迟属性参数和第一时钟信号生成(m+1)路工作时钟信号，并输出目标存储器的工作时钟信号，将数据处理请求对应的数据写入目标存储器的目标地址处或者从目标存储器的目标地址处读出数据处理请求对应的数据。实现在增加存储器缓存空间的同时，提高存储器读写效率，达到满足用户使用需求的效果。
一种数据处理装置方法

[发明专利]多路组相连高速缓冲存储器及其访问方法、计算机设备-CN202211205274.5在审
发明人：段楠;吴志伟;梅明 -专利权人： 上海云豹创芯智能科技有限公司
申请日： 2022-09-30 - 公布日： 2022-12-30 - 主分类号： G06F12/0811 文献下载
摘要：本发明涉及一种多路组相连高速缓冲存储器及其访问方法、计算机设备，包括控制器、地址管理模块、数据存储模块和命中判断模块；所述数据存储模块包括多个第一静态随机存取存储器，每个第一静态随机存取存储器包括m个存储单元；每一路包括多个缓存行，每个缓存行的数据按高低位顺序被划分为m个类别的数据子块；每一路的m个类别的数据子块分别存储于m个第一静态随机存取存储器，且每一路的同个类别的多个数据子块存储于同一个存储单元中；每个第一静态随机存取存储器的m个存储单元所存储的数据子块的类别均不相同；m大于0。通过本发明，能够解决目前小容量的Cache中DATA‑SRAM的SRAM的row利用率低的技术问题。
多路组相连高速缓冲存储器及其访问方法计算机设备

[发明专利]cache、数据处理系统、方法、计算机设备和存储介质-CN202211206160.2在审
发明人：段楠;吴志伟;梅明 -专利权人： 上海云豹创芯智能科技有限公司
申请日： 2022-09-30 - 公布日： 2022-12-23 - 主分类号： G06F12/0862 文献下载
摘要：本申请涉及一种cache、数据处理系统、方法、计算机设备、存储介质和计算机程序产品。所述cache包括：控制器、地址存储器和数据存储器，控制器，用于解析访问指令，获得目标tag值、entry索引信息和数据地址信息，在目标tag值满足第一预设条件的情况下，从寄存器中读取保存的tag值；在目标tag值与保存的tag值相同的情况下，从数据存储器中与保存的tag值对应的地址处读取数据，并反馈读取的数据；在目标tag值不满足第一预设条件的情况下，根据entry索引信息读取连续的第一tag值和第二tag值，并从数据存储器中与数据地址信息对应的地址处读取数据，在第一tag值和第二tag值中存在与目标tag值相同的tag值的情况下，反馈读取的数据。采用本系统，能够降低处理器的性能损失。
cache 数据处理系统方法计算机设备存储介质

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