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[发明专利]一种数字信号处理装置及其EMIF接口扩展方法-CN202310774887.9在审
发明人：许虎;唐洪军;郑百衡;马力科;吴海燕;韩毅辉;程昊腾;何燕军 -专利权人：中国电子科技集团公司第十研究所
申请日： 2023-06-28 - 公布日： 2023-10-24 - 主分类号： G06F13/12 文献下载
摘要：本发明涉及信号处理技术领域，公开了一种数字信号处理装置及其EMIF接口扩展方法，该装置，包括：3个AD通道，分别记为AD1、AD2、AD3；3个DSP，分别记为DSP1、DSP2、DSP3；2个信号处理FPGA，分别记为FPGA1、FPGA2；1个控制管理FPGA，记为FPGA3；AD1、AD2分别与FPGA1连接，AD3与FPGA2连接；DSP1的EMIF接口与FPGA1、FPGA3分别电连接，DSP2的EMIF接口与FPGA1、FPGA3分别电连接，DSP3的EMIF接口与FPGA2、FPGA3分别电连接。本发明解决了现有技术存在的机载设备集成度低、可靠性低、机载设备敏感的功耗等问题。
一种数字信号处理装置及其 emif 接口扩展方法

[发明专利]多处理器外设复用电路及其复用方法-CN202111278153.9有效
发明人：邵龙;马力科 -专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)
申请日： 2021-10-30 - 公布日： 2023-06-16 - 主分类号： G06F13/376 文献下载
摘要：本发明公开的一种多处理器外设复用电路及其复用方法，能够避免多处理器同时访问同一外设冲突。本发明通过下述技术方案实现：在可编程逻辑单元PLU中，每个PUPLUIF总线读写器都设有共享外设锁定控制寄存器、共享外设锁定状态寄存器和外设控制及状态寄存器组。共享外设锁定控制寄存器、共享外设锁定状态寄存器连接共享外设锁定判决器，外设控制及状态寄存器组连接相连多路复用选择器，多路复用选择器串联执行器与外设相连；PUPLUIF总线读写器x接收到PUx的访问信号后，将数据写入共享外设锁定控制寄存器x或者外设控制及状态寄存器组x；或者接收到PUx的访问信号后，将共享外设锁定状态寄存器x或者外设控制及状态寄存器组x值返回PUx。
处理器外设用电及其方法

[发明专利]一种非线性卫星信道均衡方法及系统-CN202211630960.7在审
发明人：刘景元;罗强;罗宁;刘洋;马力科;王宇舟 -专利权人：中国电子科技集团公司第十研究所
申请日： 2022-12-19 - 公布日： 2023-06-06 - 主分类号： H04B7/185 文献下载
摘要：本发明涉及卫星‑地面宽带通信技术领域，公开了一种非线性卫星信道均衡方法及系统，该方法包括以下步骤：S1，AD采样：采用模数变换电路对发射信号进行采样，将模拟信号恢复成数字信号；S2，前置均衡：对采样后的数字信号的非线性畸变进行抵消；S3，解调：对经过前置均衡的数字信号进行解调。本发明解决了现有技术存在的性能不佳、运算量大、工作稳定性不佳等问题。
一种非线性卫星信道均衡方法系统

[发明专利]ZYNQ芯片单点连接RapidIO总线的重构方法-CN202110183657.6有效
发明人：朱道山;邵龙;高逸龙;韩永青;赵蕾;马力科 -专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)
申请日： 2021-02-10 - 公布日： 2023-05-26 - 主分类号： G06F15/78 文献下载
摘要：本发明公开的一种ZYNQ芯片单点连接RapidIO总线的重构方法，旨在提供一种人力成本低，联试效率高，低软件耦合性的FPGA与DSP程序单点连接RapidIO链路重构设计思路。发明通过下述技术方案予以实现：ZYNQ程序加载后启动监控程序，实时并行监控FPGA及DSP程序首次加载和动态加载的情况，在FPGA及DSP中任意一个程序加载后，FPGA及DSP进入设置外部复位流程，然后在转入复位释放流程时，FPGA程序先于DSP程序开始工作，DSP复位释放晚于FPGA复位释放，使FPGA和DSP程序加载后存在固定的RapidIO链路顺序关系，通过ZYNQ芯片控制实现单点连接RapidIO链路的重构。
zynq 芯片单点连接 rapidio 总线方法

[发明专利]并行ADC采样系统传输路径延时误差的通用校准方法-CN201910944701.3有效
发明人：胡洪;马力科;张晓波;唐洪军;吴江 -专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)
申请日： 2019-09-30 - 公布日： 2023-05-23 - 主分类号： H03M1/10 文献下载
摘要：本发明提出了一种并行ADC采样系统传输路径延时误差的通用校准方法，旨在提供一种能够适应采样频率变化，修正多通道数据输入延时的通用方法。本发明通过下述技术方案予以实现：时钟和信号通过集成M通道的AD芯片配置为多通道输出，AD通过串行外设接口连接FPGA组成高速变采样率系统。AD对高速信号进行多通道并行采样实现第一级降速，FPGA采用串并转换原语或串并转换IP核进行串并转换实现第二级降速。FPGA配置AD发送测试序列后，启动校准指令和状态机，运行时延参数校准算法，将时延参数动态置入FPGA输入延时控制原语，对齐通道内和通道间所有数据线，AD退出测试序列输出实际信号，完成系统输入延时校准。
并行 adc 采样系统传输路径延时误差通用校准方法

[发明专利]多模式自适应内外参考时钟复用分配电路-CN202111278167.0有效
发明人： 马力科;郑百衡;孙德荣;邱伟;彭智 -专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)
申请日： 2021-10-30 - 公布日： 2023-02-28 - 主分类号： H03L7/23 文献下载
摘要：本发明公开的一种多模式自适应内外参考时钟复用分配电路，能自适应复用内外参考时钟，且具备时钟分频分配能力。本发明通过下述技术方案实现：FPGA以含PLL资源的锁定指示信号和接地调试接口控制电路输入模式信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号，选择内部或外部参考时钟到次级锁相环电路，实现内外参考时钟自适应复用；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式等多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。
模式自适应内外参考时钟分配电路

[发明专利]多通道高速AD采样装置-CN202110877438.8有效
发明人：张晓波;唐洪军;马力科;胡洪 -专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)
申请日： 2021-07-31 - 公布日： 2023-02-24 - 主分类号： H03M1/12 文献下载
摘要：本发明公开的一种多通道高速AD采样装置，通用性好，采样速率高。本发明通过下述技术方案实现：FPGA电路配置锁相环PLL和高速AD芯片，将外部连接器输入或由板载晶振，通过锁相环PLL锁相后输出AD采样时钟提供给高速AD芯片作为采样时钟；模拟中频信号通过至少4个任一路SMP插座送入ADC通道上，经过模拟匹配电路后送入模数AD采集电路进行采样，根据时钟同步电路输入同步SYNC信号，将采样信号送入各自ADC通道上串联的变压器采样，转成4组支持片间同步的低电压差分信号LVDS，采样后的高速LVDS并行数据和双沿对齐时钟信号，输出到点对点或一点对多点连接的FMC连接器，完成4路模拟信号的采样。
通道高速 ad 采样装置

[发明专利]虚拟化EMIF总线DSP软件设计方法-CN202110183659.5有效
发明人：朱道山;邵龙;蒋凯;吴海燕;李小林;马力科 -专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)
申请日： 2021-02-10 - 公布日： 2022-10-28 - 主分类号： G06F30/34 文献下载
摘要：本发明公开的一种虚拟化EMIF总线DSP软件设计方法，旨在提供一种接口移植简单，系统集成效率高，高数据传输速率的虚拟化EMIF总线的软件设计方法。发明通过下述技术方案予以实现：PS单元作为主设备对PL单元中的寄存器进行读写访问；PL单元作为从设备被动接收PS单元写入数据；PS单元通过虚拟化EMIF写操作FPGA软件，写入的数据经PL单元数据FIFO缓存处理后，发送至FPGA软件，通过对Aurora总线的数据线进行编码方式实现PS单元访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，以软件虚拟化的方式，对FPGA软件中的任意寄存器、任意长度字段的RAM进行读写访问。
虚拟 emif 总线 dsp 软件设计方法

[发明专利]多通道DMA传输测控信号的方法-CN202110183882.X有效
发明人：朱道山;高逸龙;丘国生;邵龙;费霞;马力科 -专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)
申请日： 2021-02-10 - 公布日： 2022-10-28 - 主分类号： G06F13/28 文献下载
摘要：本发明公开的一种多通道DMA传输测控信号的方法，旨在提供一种数据传输速率高，容错能力强，实时性处理效率高的DMA传输方法。发明通过下述技术方案予以实现：外部设备数据通过PL单元缓存处理后，使用AXI‑Bus写入PS外挂DDR。更新PL入队指针并通过中断通知PS单元。PS单元根据PS端出队指针与PL写入的入队指针之间的差值，从DDR中读取对应长度的数据。PS单元通过以太网获取的数据写入DDR后，更新PS入队指针。PL单元检测到PS入队指针发生变化，并根据PL端出队指针与PS写入的入队指针之间的差值，获取PS端本轮转发的数据长度，从DDR中读取对应长度的数据通过数据总线发送至外部设备。
通道 dma 传输测控信号方法

[发明专利]100Gbps带宽RapidIO信号源-CN202111278151.X在审
发明人：郑百衡;潘灵;高逸龙;邵龙;马力科 -专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)
申请日： 2021-10-30 - 公布日： 2022-02-15 - 主分类号： H04B1/04 文献下载
摘要：本发明公开的一种100Gbps带宽RapidIO信号源，输出数字信号带宽高，输出数字信号格式灵活，速率多档可调。本发明通过下述技术方案实现：部署在服务器的数据文件生成及控制软件根据航空电子综合射频系统的通用信号与信息处理子系统的输入数字信号特性，生成100Gbps带宽RapidIO信号源的发送数据文件，通过以太网发送到数据交换模块。数据交换模块通过GTX将数据文件分发到信号处理模块组。信号处理模块将从GTX接口接收到的数据文件写入DDR4，在收到数据文件生成及控制软件的同步发送命令后，将数据通过RapidIO接口作为信号源输出信号发送到航空电子综合射频等系统中通用信号与信息处理系统。
100 gbps 带宽 rapidio 信号源

[发明专利]多通道电压采集模块-CN201810683126.1在审
发明人：刘红伟;孙德荣;郑百衡;马力科;刘盛利 -专利权人：西南电子技术研究所（中国电子科技集团公司第十研究所）
申请日： 2018-06-28 - 公布日： 2018-12-18 - 主分类号： G01R19/25 文献下载
摘要：本发明公开了一种多通道电压采集模块，利用本发明电路组成结构简单，易扩展、功耗低。并通过下述技术方案实现：模数转换芯片AD7327通过高速串行外设接口SPI连接包含了大规模可编程门阵列FPGA的模块支持单元MSU而组成多通道电压采集的核心硬件架构；板载电压通用标准电路单元将板载电压模拟信号输入到AD7327中的内置模拟通道选择器，模拟通道选择器根据IN0至IN7通道依次选择板载电压通用标准电路单元先后输出的电压选择信号到模数转换器ADC进行模数转换，控制逻辑寄存器将产生的电压范围为0～10V的控制参数反馈到模数转换器ADC，列化出高数串行总线至DIN总线转串口，读取转换结果到AD7327驱动器中完成模数转换的循环。
多通道板载电压采集模块模数转换器电路单元模拟通道模数转换通用标准选择器控制逻辑寄存器驱动器串口读取电压模拟信号电压选择信号可编程门阵列模数转换芯片串行总线电路组成电压采集高速串行核心硬件控制参数模块支持外设接口依次选择转换结果总线功耗内置架构反馈输出

[发明专利]吉比特率量级并行编码与调制的无线数据传输方法-CN201810254483.6在审
发明人：王宇舟;马力科;韩锞;唐赛芬;刘红伟 -专利权人：西南电子技术研究所（中国电子科技集团公司第十研究所）
申请日： 2018-03-26 - 公布日： 2018-09-18 - 主分类号： H04L1/00 文献下载
摘要：发明提出了一种吉比特率量级并行编码与调制的无线数据传输方法，以解决高速实现与复杂度大、并行实现与资源消耗大的矛盾，本发明通过下述技术方案予以实现：在FPGA中，分帧模块将输入的32bit位宽数据流分解成4路并行8bit位宽的数据，分别送到4个并行8bit位宽的成帧模块、分组编码模块和加扰模块进行8bit位宽处理，再由合帧模块合成32bit位宽的数据流，送32路并行的卷积编码与打孔模块、码型变换和差分模块进行32bit位宽处理，然后8路并行的8bit位宽星座点数据送入并行符号内插模块，内插输出I、Q两路并行48路12bit并行调制数据，正交调制模块将I、Q两路并行48路12bit并行调制数据分别与两路并行48路12bit并行正交载波数据相乘，求和完成正交调制。
并行位宽两路并行调制数据无线数据传输并行编码比特率内插调制正交调制模块数据流分解并行符号并行实现成帧模块打孔模块分组编码加扰模块卷积编码码型变换模块合成数据相乘星座点数正交调制正交载波资源消耗数据流分模块复杂度求和分帧送入输出矛盾

[发明专利]全数字卫星信号模拟源-CN201810268915.9在审
发明人：刘红伟;马力科;方科;孙德荣;唐宇荣;王宇舟;张晓波;韩锞 -专利权人：西南电子技术研究所（中国电子科技集团公司第十研究所）
申请日： 2018-03-29 - 公布日： 2018-08-28 - 主分类号： H04B7/185 文献下载
摘要：本发明提出的一种全数字卫星信号模拟源，旨在提供一种能够提供UQPSK等多调制方式的模拟源。本发明通过下述技术方案予以实现：模拟源板卡将预先在Matlab中编码产生的编码数据，通过主控板到模拟源板卡的PCIE总线接口传输到现场可编程门阵列FPGA产生32路DDS调制数据，模拟源板卡上的DSP通过SRIO接口接收主控板下发的编码方式、调制方式和编码数据源选择开关信号的控制参数，并将解析后的上述控制参数通过EMIF总线分别输入到现场可编程门阵列FPGA中的信道编码单元、信号调制单元和选择器，信道编码单元根据输入差分编码、卷积编码不同的编码方式，数模转换器将通道数据转换为高中频模拟信号，高中频模拟信号被送入模拟处理部分，输出多模、码速率连续可变的高中频宽带卫星模拟信号。
模拟信号模拟源板模拟源现场可编程门阵列FPGA 信道编码单元编码方式控制参数卫星信号全数字主控板信号调制单元编码数据源多调制方式数模转换器编码产生编码数据差分编码调制方式调制数据卷积编码宽带卫星连续可变模拟处理通道数据选择器多模解析送入传输输出转换

[发明专利]复杂电子系统开放式分层设计方法-CN201410100930.4在审
发明人：潘灵;李典;赵蕾;孙德;马力科 -专利权人：中国电子科技集团公司第十研究所
申请日： 2014-03-18 - 公布日： 2014-08-20 - 主分类号： G06F17/50 文献下载
摘要：本发明提出的一种复杂电子系统开放式分层设计方法，旨在提供一种解决复杂电子系统中系统应用集成的系统分析与设计方法，该设计方法首先采用分层的设计理论将系统分为应用层、逻辑构件层、物理平台层。其次，针对具体的复杂电子系统应用，抽象出各层次硬件元素和软件元素及关联关系的元模型，构建特定复杂电子系统的可视化建模环境，然后，通过在可视化建模环境对复杂电子系统进行分析、分解，构建出元模型描述的硬件模型、软件模型、部署模型，并转换为功能构件描述文件与系统运行蓝图；最后，分别实现各个功能构件，由复杂电子系统控制程序解析蓝图文件，配置逻辑构件之间的虚通道，加载逻辑构件完成复杂电子系统应用集成。
复杂电子系统开放式分层设计方法

[发明专利]防止意外掉电引起线性累计数据突变的方法-CN201310204640.X无效
发明人：邵龙;钟瑜;郑百衡;刘可;吴海燕;马力科 -专利权人：中国电子科技集团公司第十研究所
申请日： 2013-05-28 - 公布日： 2013-09-11 - 主分类号： G11C16/02 文献下载
摘要：本发明公开了一种防止意外掉电引起线性累计数据突变的方法，旨在提供一种能够在不增加硬件成本和电路复杂度的情况下，防止线性累计数据突变的方法。本发明通过下述技术方案予以实现：在非易失性存储器中，根据待存储的线性累计数据特性划分三级存储区；数据读取时，当三个存储区上的数据都相同时，数据读取判决模块将相同的数据判定为最终结果数据；当只有两个存储区上的数据相同时，数据读取判决模块将相同的数据判定为最终结果数据，三级存储区同步模块将最终结果数据写入到与最终结果数据不相同的另一个的存储区上；当三个存储区上的数据都不相同时，数据读取判决模块将主存储区的数据判定为最终结果数据，三级存储区同步模块将最终结果数据写入到第一备存储区和第二备存储区上。
防止意外掉电引起线性累计数据突变方法

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