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[发明专利]半导体装置-CN200910167344.0有效
发明人：钟昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-21 - 公布日： 2010-03-17 - 主分类号： H01L27/04 文献下载
摘要：本发明提供一种半导体装置，包含一半导体基质；一形成于基质中的隔离结构，由第一材料形成，用以隔离基质中的有源区；一形成于基质中的有源区中的有源装置，此有源装置具有高介电常数介电质及金属栅极；以及一形成于隔离结构中的无源装置，此无源装置由与第一材料不同的第二材料形成，并具有预定的电阻率。本发明可以提供一种具有能够满足适当电阻率需求的电阻器或电子熔丝。
半导体装置

[发明专利]半导体元件的制造方法-CN200910163899.8无效
发明人：廖舜章;钟昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-14 - 公布日： 2010-03-17 - 主分类号： H01L21/28 文献下载
摘要：本发明提供一种含高介电常数金属栅极结构的半导体元件的制造方法。提供一包含虚置栅极结构(例如牺牲多晶硅栅极)的基材，一第一及第二硬掩模层位于此虚置栅极结构上方。在一实施例中，一应变区形成在此基材上。在形成此应变区之后，移除此第二硬掩模层。形成一源/漏极区，接着在此基材上形成一层间介电层(ILD)。在进行一化学机械研磨(CMP)工艺平坦化此层间介电层时，可用此第一硬掩模层作为停止层。此化学机械研磨工艺可持续进行以移除此第一硬掩模层。移除此虚置栅极结构并形成一金属栅极。本方法也可防止硅化物形成在虚置栅极结构上(例如在牺牲多晶硅上)。并且，本方法以硬掩模层作为化学机械研磨(CMP)工艺在平坦化层间介电层时的良好的停止层。
半导体元件制造方法

[发明专利]可增加通道应力的集成电路-CN200910163589.6有效
发明人：卡罗斯·H·迪雅兹;许义明;王志庆;庄学理;郑光茗;钟昇镇;蔡豪益;陈宪伟;郑心圃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-28 - 公布日： 2010-03-03 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种可增加通道应力的集成电路，包括：一半导体基板，具有一有源区；至少一操作元件，形成于该有源区，其中该操作元件包括一拉伸通道；以及至少一第一伪栅极，设置于该有源区，位于该操作元件的一侧。本发明提供的集成电路可增加通道应力。
可增加通道应力集成电路

[发明专利]半导体装置及其制造方法-CN200910163582.4有效
发明人：徐振斌;郑钧隆;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-28 - 公布日： 2010-03-03 - 主分类号： H01L21/82 文献下载
摘要：本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板上方形成至少一个栅极结构，其包括一虚设栅极；于上述半导体基板上方形成至少一个电阻结构，其包括一栅极；暴露至少一个上述电阻结构的上述栅极的一部分；于上述半导体基板上方及包括上述栅极的暴露部分的上方形成一蚀刻停止层；从至少一个上述栅极结构移除上述虚设栅极，以形成一开口；于至少一个上述栅极结构的上述开口中形成一金属栅极。本发明于取代栅极工艺中提供一电阻结构的保护方式，以防止上述电阻结构的电阻率受到不良的影响。
半导体装置及其制造方法

[发明专利]半导体装置及其制造方法-CN200910170465.0有效
发明人：叶炅翰;吴明园;郑光茗;庄学理;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-26 - 公布日： 2010-03-03 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一半导体装置及其制造方法，该装置包含一形成在基材上的晶体管，此晶体管具有一栅极堆叠，其包含形成在基材上的一金属栅极、一高介电常数介电质及一双重第一接触结构。该双重第一接触结构包括一第一接触元件、一位于该第一接触元件上的第二接触元件及一形成于该第二接触元件的侧壁及底部的金属阻挡层，该金属阻挡层连接该第一接触元件至该第二接触元件。本发明可轻易地与现有的化学机械研磨流程做整合并能进一步的应用于未来及先进的技术。此外，此方法及装置可帮助减少基材中图案密度较小的区域(与基材中其他区域或其他凹陷的区域相比)遭到侵蚀的风险。因此，形成此大致上平坦的平面可改善半导体装置的工艺。
半导体装置及其制造方法

[发明专利]适应性电压偏压控制系统及集成电路-CN200910167453.2有效
发明人：罗明健;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-25 - 公布日： 2010-03-03 - 主分类号： H03K19/00 文献下载
摘要：本发明提供一适应性电压偏压控制系统及集成电路。该集成电路包括一频率检测器耦接一逻辑电路；一供应电压调节器耦接该频率检测器，用以依照自该频率检测器来的一频率错误而提供一适应性电压供应至该逻辑电路；以及一基体偏压调节器耦接该频率检测器，用以依照该频率错误而提供一适应性基体偏压至该逻辑电路。本发明可以有效降低功率消耗，并且结构简单，制造成本低。
适应性电压偏压控制系统集成电路

[发明专利]半导体装置及其制造方法-CN200910163584.3有效
发明人：赖素贞;吴明园;郑光茗;庄学理;叶炅翰;张宏迪;郭正诚;吴建宏;李宗吉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-28 - 公布日： 2010-03-03 - 主分类号： H01L27/04 文献下载
摘要：一种半导体装置，包括：一半导体基底，具有一第一部分与一第二部分；多数个晶体管，形成于该基底的该第一部分中，每个该晶体管具有一栅极结构，该栅极结构具有一高介电常数介电及一金属栅极；一装置，形成于该基底的第二部分中，该装置通过一隔离区域隔离；以及一研磨停止物，形成于邻接该隔离区域，且具有一表面其实质上水平于该第一区域中的该晶体管的该栅极结构的一表面。所述的半导体装置不需要额外的制造工艺步骤，如光罩，不会增加目前制造工艺的复杂度。
半导体装置及其制造方法

[发明专利]集成电路金属栅极结构及其制造方法-CN200910161763.3有效
发明人：庄学理;郑光茗;叶炅翰;吴明园;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-14 - 公布日： 2010-02-24 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种利用后栅极工艺形成金属栅极的方法。沟槽形成在衬底上，修正沟槽的轮廓从而在沟槽的开口处提供第一宽度以及在沟槽的底部提供第二宽度。该轮廓可以通过包括锥形侧壁形成。金属栅极可以形成在具有修正轮廓的沟槽中。并且本发明还提供了一种包括栅极结构的半导体器件，该栅极结构的栅极顶部宽度大于栅极底部宽度。
集成电路金属栅极结构及其制造方法

[发明专利]为了无空隙的间隙填充制程的间隙壁外型塑造工程-CN200910000110.7有效
发明人：吴明园;莫亦先;彭治棠;叶炅翰;郑光茗;庄学理;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-01-05 - 公布日： 2010-01-27 - 主分类号： H01L21/8238 文献下载
摘要：本发明是有关于一种为了无空隙的间隙填充制程的间隙壁外型塑造工程，一种形成半导体元件的方法，其步骤为提供半导体基板；在半导体基板上形成栅极堆叠；紧邻栅极堆叠侧边形成栅极间隙壁；薄化栅极间隙壁；与在薄化栅极间隙壁步骤之后，在栅极间隙壁侧边形成次要栅极间隙壁。
了无空隙间隙填充外型塑造工程

[发明专利]半导体装置及其制造方法-CN200910160469.0有效
发明人： 郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-07-23 - 公布日： 2010-01-27 - 主分类号： H01L27/04 文献下载
摘要：本发明提供一种半导体装置及其制造方法。上述半导体装置包括一半导体基板；上述半导体基板的一有源区，其中上述有源区包括至少一晶体管；上述半导体基板的一无源区，其中上述无源区包括至少一电阻结构，设置于一隔绝区中，上述至少一电阻结构位于较上述至少一晶体管低的一平面上。本发明解决了现有技术中存在的上述问题，其所包含的电阻结构具有较大的电阻率和较小的面积尺寸、较佳阻抗/电容匹配。
半导体装置及其制造方法

[发明专利]集成电路结构的形成方法-CN200910133199.4有效
发明人：吴明园;郑光茗;叶炅翰;庄学理;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-04-17 - 公布日： 2009-11-18 - 主分类号： H01L21/762 文献下载
摘要：本发明提供一种集成电路结构的形成方法，该方法包括下列步骤：提供一半导体基底；形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽；以第一填沟材料填入该沟槽，其中第一填沟材料具有第一上表面，其高于图案化元件的上表面；进行第一平坦化以降低第一填沟材料的第一上表面，直到露出图案化元件的上表面；沉积第二填沟材料，其中第二填沟材料具有第二上表面，其高于图案化元件的上表面；以及，进行第二平坦化以降低第二填沟材料的第二上表面，直到露出图案化元件的上表面。本发明的方法可明显降低，甚至完全消除碟化效应与空洞。
集成电路结构形成方法

[发明专利]半导体元件-CN200810133003.7有效
发明人：庄学理;蔡宏智;郑光茗;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2008-07-04 - 公布日： 2009-09-23 - 主分类号： H01L27/11 文献下载
摘要：本发明涉及一种半导体元件，至少包括：一基材具有一上表面，该基材由具有一第一晶格常数的一第一半导体材料所组成；一第一区至少包括形成在该基材中的一第一凹陷，且该第一凹陷填设有一第二半导体材料，该第二半导体材料具有一第二晶格常数；一第二区至少包括形成在该基材中的一第二凹陷，且该第二凹陷填设有该第二半导体材料；以及一隔离区，设于该第一区与该第二区之间，该隔离区具有一第一绝缘层与一第二绝缘层，该第一绝缘层延伸进入该基材中，该第二绝缘层位于该第一绝缘层上且延伸在该基材的上表面上。
半导体元件

[发明专利]半导体制造工艺中去除栅上硬掩模的方法-CN200810211943.3有效
发明人：蔡宏智;陈志杰;锺昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2008-09-11 - 公布日： 2009-04-01 - 主分类号： H01L21/00 文献下载
摘要：本发明提供一种半导体制造工艺中去除栅上硬掩模的方法，其执行如下。首先，形成具有硬掩模的第一栅及第二栅于半导体基板上，其中该第二栅大于第一栅。第一栅及第二栅可结合SiGe源极和漏极区而形成p型晶体管。其次，沉积光致抗蚀剂层，且于第二栅的硬掩模上形成光致抗蚀剂层的开口。接着，利用回蚀完全清除第一栅和第二栅上的光致抗蚀剂层。因为无光致抗蚀剂残余，第一和第二栅上的硬掩模可随后完全清除。利用本发明，不存在硬掩模残余，因此可有效解决较高的接触洞阻值或Rc开路等问题，且可增加接触洞蚀刻的工艺窗；而且因为光致抗蚀剂层的沉积和形成开口的曝光可于同一光刻机台完成，因此相较于传统方法具有成本优势。
半导体制造工艺去除栅上硬掩模方法

[发明专利]半导体元件-CN200710307141.8无效
发明人：郑钧隆;锺昇镇;郑光茗;庄学理;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2007-12-27 - 公布日： 2008-12-24 - 主分类号： H01L27/088 文献下载
摘要：一种半导体元件，具有包含高介电常数栅介电层的核心元件，和包含二氧化硅或其他非高介电常数栅介电层的输入/输出元件。首先，在半导体基材上形成由隔离结构所分隔的核心阱和输入/输出阱。在输入/输出阱上形成包含二氧化硅或其他非高介电常数栅介电层的输入/输出元件。电阻形成在邻接核心阱的隔离结构上。在核心阱上形成包含有高介电常数栅介电层的核心元件，例如电晶体。在一些实施例中，同时形成有p型和n型输入/输出阱。输入/输出元件和其他元件较佳形成于核心元件之前，并且受到牺牲层保护直至核心元件形成。
半导体元件

[发明专利]具有单元金氧半组件的集成电路的布局方法-CN200710195381.3有效
发明人：庄学理;郑光茗;徐振斌;郑钧隆;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2007-12-17 - 公布日： 2008-12-03 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种半导体结构，其包含排列为多个列及多个行的单元金氧半(MOS)组件的一数组。每一单元MOS组件包含安排于一列方向的一主动区域以及安排于一行方向的一栅极电极。半导体结构还包含在数组中的一第一单元MOS组件以及在数组中的一第二单元MOS组件，其中第一及第二单元MOS组件的主动区域具有不同的导电型式。
具有单元金氧半组件集成电路布局方法