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[发明专利]一种集成电路仿真验证平台-CN202310342722.4在审
发明人：游丹;苏海伟;裴茹霞;张丽娜;路建通;张伟 -专利权人：上海维安半导体有限公司
申请日： 2023-03-31 - 公布日： 2023-08-22 - 主分类号： G06F30/398 文献下载
摘要：本发明涉及集成电路测试技术领域，具体涉及一种集成电路仿真验证平台，包括：端口配置模块，对测试参数进行解析获得待测引脚数据和陪测引脚数据；激励发生模块，依照待测引脚数据对待测器件施加激励，以及依照陪测引脚数据对陪测引脚施加激励；监测模块，监测模块分别连接待测器件和陪测器件，监测模块分别获取待测器件和陪测器件的测试数据并输出。有益效果在于：在测试之前通过对待测器件和陪测器件的待测引脚数据和陪测引脚数据进行解析，从而使得激励发生模块能够对待测器件和陪测器件依照特定的时序和对应的引脚施加激励，便于对待测器件的多个管脚进行测试，以及验证待测器件和陪测器件之间的通信功能，实现了较好的测试效果。
一种集成电路仿真验证平台

[发明专利]一种微控制单元的仿真测试系统-CN202310418070.8在审
发明人：路建通;苏海伟;裴茹霞;张丽娜;游丹 -专利权人：上海维安半导体有限公司
申请日： 2023-04-18 - 公布日： 2023-08-01 - 主分类号： G06F30/398 文献下载
摘要：本发明涉及MCU仿真测试技术领域，具体涉及一种微控制单元的仿真测试系统，包括：数据解析模块，获取测试用例并解析为对应于激励时序的测试数据，用于对仿真器件的存储器部分进行数据写入；激励发生模块，接收测试数据，并根据测试数据对仿真器件进行测试；输出监测模块，输出监测模块连接仿真器件，输出监测模块于仿真器件进行测试时提取仿真波形并记录。有益效果在于：通过数据解析模块将测试用例转换为对应于实际作用于微控制单元的激励时序的测试数据，并采用激励发生单元根据测试数据对仿真环境中的仿真器件施加激励，使得仿真过程能够更为符合微控制单元实际的应用场景，以此来实现较好的模拟效果。
一种控制单元仿真测试系统

[发明专利]一种基于综合数据库实现后仿真的方法和系统-CN202310381603.X在审
发明人：李国强;苏海伟;张丽娜;裴茹霞;张伟 -专利权人：上海维安半导体有限公司
申请日： 2023-04-11 - 公布日： 2023-07-28 - 主分类号： G06F30/327 文献下载
摘要：本发明提供一种基于综合数据库实现后仿真的方法和系统，包括：根据综合数据库对寄存器传输级代码进行综合以生成门级网表；通过命令set_ideal_net对时钟源的走线设置理想时钟后再综合生成标准延迟格式文件；对综合生成的门级网表以及标准延迟格式文件进行时序分析以及时序虚拟修复，形成符合时序要求的门级网表以及标准延迟格式文件；使用符合时序要求的门级网表以及标准延迟格式文件作为后仿真数据进行后仿真。通过综合产生后仿真的数据，将后仿真的输入数据左移(shift‑left)前置，在保证数据质量的前提下，给后仿真提供了更为充裕的工作时间，加速了芯片的开发推进和降低迭代，进一步降低了后期的流片时间压力风险。
一种基于综合数据库实现仿真方法系统

[发明专利]一种片上功耗自动管理系统及方法-CN202310348365.2有效
发明人： 裴茹霞;张丽娜;李国强;苏海伟;张伟;范文来 -专利权人：上海维安半导体有限公司
申请日： 2023-04-04 - 公布日： 2023-07-11 - 主分类号： G06F1/24 文献下载
摘要：本发明提供一种片上功耗自动管理系统及方法，涉及片上系统芯片技术领域，包括：电源管理模块，提供第一供电输出向功耗控制模块供电，功耗控制模块在上电稳定控制电源管理模块提供第二供电输出向片上组件强驱动供电，使得片上组件工作在正常工作模式；功耗控制模块根据片上组件反馈的第一信号控制电源管理模块向片上组件弱驱动供电，使得片上组件进入第一低功耗模式，以及根据片上组件反馈的第二信号控制电源管理模块关闭第二供电输出，使得片上组件进入第二低功耗模式；功耗控制模块接收到唤醒信号时控制片上组件在第一低功耗模式下执行中断唤醒，以及在第二低功耗模式下执行复位唤醒。有益效果是实现片上系统由软硬件协同实现自动化功耗管理。
一种功耗自动管理系统方法

[发明专利]一种隔离数据保持系统-CN202310314438.6在审
发明人： 裴茹霞;张丽娜;李国强;路建通;苏海伟 -专利权人：上海维安半导体有限公司
申请日： 2023-03-28 - 公布日： 2023-06-30 - 主分类号： H03K19/0175 文献下载
摘要：本发明提供一种隔离数据保持系统，包括：一前级子系统和一后级子系统，分别工作在不同的电源域中，且两个电源域分别独立地进行上电或断电；前级子系统用于在电源域上电时进行控制配置，以输出一控制配置信号至后级子系统，后级子系统根据控制配置信号输出一控制执行信号至外围电路；一隔离域，分别连接前级子系统和后级子系统，用于对前级子系统和后级子系统进行隔离，以使前级子系统断电后，控制配置信号保持为断电前的配置。有益效果：前级子系统在上电时进行控制配置，断电后通过隔离域保持控制配置信号为断电前的配置，在降低功耗的同时，通过硬件结构即可自动实现断电保存，无需定制、也无需软件介入，降低成本。
一种隔离数据保持系统

[发明专利]一种无BOOT引脚单片机的可在线编程升级系统及方法-CN202310138174.3在审
发明人：袁帅;张丽娜;裴茹霞;苏海伟 -专利权人：上海维安半导体有限公司
申请日： 2023-02-20 - 公布日： 2023-05-30 - 主分类号： G06F8/65 文献下载
摘要：本发明提供一种无BOOT引脚单片机的可在线编程升级系统及方法，涉及单片机固件升级技术领域，包括：单片机目标板，单片机目标板的非易失性存储器包括用户代码存储区和启动代码存储区，启动代码存储区中保存有BOOTROM固件；升级控制端，当需要进行固件升级时，通过升级控制端控制下载盒向单片机目标板发送固定序列；单片机目标板还用于根据固定序列控制单片机目标板复位并进入BOOT模式，随后控制启动BOOTROM固件，以根据升级控制端发送的升级固件数据对用户代码存储区进行可在线编程升级。有益效果是有效解决针对无BOOT脚单片机进入BOOT模式，从而进行ISP升级的方式和效率，有效减少BOOT管脚占用要求，提高切换BOOT模式稳定性，极大的改善用户升级流程，降低开发成本。
一种 boot 引脚单片机在线编程升级系统方法

[发明专利]基于包含式Cache体系的多核处理器低功耗设计结构-CN201610446285.0有效
发明人：娄冕;张洵颖;裴茹霞;张丽娜;肖建青;田超 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2016-06-20 - 公布日： 2019-01-25 - 主分类号： G06F13/16 文献下载
摘要：一种基于包含式Cache体系的多核处理器低功耗设计结构，包括本地Cache和二级共享Cache；本地Cache的每一路均包括原始Tag1、Valid1以及它们对应的校验元Parity1，还包括新增的路位置指示信息Way‑tag与其对应的校验元Parity2；二级共享Cache包括多路组相联的二级Tag模块和二级Data模块，二级Tag模块包括Tag2、Valid2以及它们对应的纠检错码ECC，二级Data模块包括Data及其对应的纠检错码ECC。本发明通过提前预知二级Cache更新时的副本位置，避免激活所有二级Cache的Tag存储体，仅需要访问对应的Tag路即可，以此在不影响处理器性能的前提下节省较大的功耗。
基于包含 cache 体系多核处理器功耗设计结构

[发明专利]一种应对多核处理器监听访问冲突的Cache设计结构及方法-CN201610445624.3有效
发明人：娄冕;裴茹霞;张洵颖;张海金;李红桥;吴龙胜 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2016-06-20 - 公布日： 2018-10-30 - 主分类号： G06F13/16 文献下载
摘要：一种应对多核处理器监听访问冲突的Cache设计结构及方法，采用两周期监听冲突解决策略，按照监听第一周期处理器端替换写、总线端监听读，监听第一周期处理器检错写、总线端监听读，监听第二周期处理器端写、总线端监听写，监听第二周期处理器端读、总线端写分别独立设置相应的冲突解决模块以及解决方法策略，利用片上双端口RAM存储器替代传统单核处理器Cache中单端口RAM存储器，实现处理器端和总线监听端的并行访问，在保证Cache一致性的前提下，最大限度的降低因访存冲突对系统性能造成的影响，该技术不受多核应用环境、存储容量的限制，在民用和军用领域均适用。
一种应对多核处理器监听访问冲突 cache 设计结构方法

[发明专利]一种基于TMR的实现和故障注入仿真平台及仿真方法-CN201510548732.9有效
发明人：张洵颖;裴茹霞;赵翠华;杨博;张丽娜;崔媛媛 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-08-31 - 公布日： 2018-01-16 - 主分类号： G06F17/50 文献下载
摘要：一种基于TMR的实现和故障注入仿真平台及仿真方法，以TMR‑注入型系统为目标验证对象，以基础功能系统为仿真参考模型，在故障注入约束文件的约束下，完成RTL级的故障注入和仿真。本发明通过逻辑电路实现约束，规定了逻辑综合约束条件，从而在由语言描述到电路结构的映射中，消除植入的服务与仿真的描述。其具有如下优点，第一TMR设计与故障注入仿真在统一平台上实现；第二支持覆盖率驱动的面向故障类型的自动、随机的故障注入仿真；第三实现故障类型数据库的“即插即用”；第四可实现对建模模型的应用，实现可量化芯片在恶劣环境的可靠性指标。
一种基于 tmr 实现故障注入仿真平台方法

[发明专利]一种基于SPARCV8处理器的存储器精确陷阱控制结构与方法-CN201510617153.5有效
发明人： 裴茹霞;肖建青;张洵颖;李红桥;张丽娜;崔媛媛 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-09-24 - 公布日： 2017-12-05 - 主分类号： G06F11/07 文献下载
摘要：本发明提供一种既实现精确陷阱又不完全禁用write buffer的写缓存功能的，在提高系统可靠性的同时避免系统性能受到明显的损失方法的，基于SPARCV8处理器的存储器精确陷阱控制结构与方法；所述的方法在SPARCV8处理器中指令流水线执行推进时，根据SPARCV8处理器发出的写操作访问需求，执行如下操作；当前存储指令为单字或者双字的写操作缓存在写缓存器write buffer中，同时允许流水线继续推进；当前存储指令为字节或者半字的写操作时，流水线推进停顿；若在写缓存器write buffer中没有缓存其它的写操作时，则进行主存储器的访问；否则，在写缓存器write buffer处理完所有缓存的写操作之后，再访问主存储器；等待该字节或者半字类型的写操作对主存储器的访问完成后再继续推进。
一种基于 sparcv8 处理器存储器精确陷阱控制结构方法

[发明专利]一种低成本高带宽的微处理器取指方法及其取指结构-CN201410627660.2有效
发明人：肖建青;李红桥;张洵颖;裴茹霞;娄冕 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2014-11-10 - 公布日： 2017-11-10 - 主分类号： G06F9/30 文献下载
摘要：一种低成本高带宽的微处理器取指方法及其取指结构，取指方法包括首先将cache存储器划分成多个子存储体并行的存储结构；然后将连续取指的指令分布在不同的子存储体中；若取指包的起始地址不对应cache行中首个子存储体，则采取跨越子存储体的存储行方式进行取指；针对除末尾子存储体外的其它子存储体，设置地址自增逻辑，根据当前取指包的地址自动决定访问该子存储体的当前行还是下一行；最后设置指令序列调整逻辑，对除末尾子存储体外的子存储体，将跨行访问造成顺序与原始指令序列颠倒的指令依次调整，并按序将最终指令序列发送给处理器。本发明还公开了应用该取指方法的取指结构，通过较少的存储体满足了单周期读取多条指令的需求。
一种低成本带宽微处理器方法及其结构

[发明专利]一种RISC处理器的单/双/四精度浮点数据相关电路及操作数获取方法-CN201510548663.1有效
发明人：张洵颖;赵翠华;裴茹霞;肖建青;张丽娜;李红桥;崔媛媛 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-08-31 - 公布日： 2017-11-07 - 主分类号： G06F7/57 文献下载
摘要：本发明提供一种RISC处理器的单/双/四精度浮点数据相关电路及操作数获取方法，能够有效解决逻辑复杂度和延时长的问题，能够快速判定浮点单/双/四精度的相关性，获得正确的浮点数据来源，提高浮点流水线频率。通过采用4套硬件逻辑并行进行相关性判定和各部分数据选择的处理，消除了不同精度浮点数据相关判定逻辑，以及相关时数据选择逻辑的复杂性和长延时。与根据浮点指令中的浮点操作数寄存器号以及浮点操作精度确定各执行级的相关性，并根据相关情况选取浮点结果的逻辑相比，复杂性降低，逻辑延时减少。电路结构清晰，相关性判定预处理、相关性判定逻辑、结果选择逻辑均可进行流水级划分，适合于不同流水线划分的各处理器。
一种 risc 处理器精度浮点数据相关电路作数获取方法

[发明专利]一种基于功耗控制的存储体片上集成结构及其控制方法-CN201510227459.X有效
发明人：娄冕;裴茹霞;张洵颖;张丽娜;肖建青;罗敏涛 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-05-06 - 公布日： 2017-09-29 - 主分类号： G11C11/413 文献下载
摘要：本发明公开了一种基于功耗控制的存储体片上集成结构及其控制方法，包括初级地址译码器及存储器，存储器包括N个子存储体，所述存储器均分为并列的M个分组，所述初级地址译码器的输入端接入总线地址及总线片选信号，初级地址译码器有M个分组片选信号输出端，分别连接上述M个分组的输入端，每个分组的输入端还接有总线地址及总线数据信号，每个分组的分组数据输出信号均连接至第一多路选择器的输入端，且第一多路选择器由初级地址译码器的分组数据输出选择信号控制输出最终数据输出信号。本发明不受存储器件类型、存储容量的限制，能够在不影响微处理器性能的前提下，明显降低大容量片上存储体的动态功耗。
一种基于功耗控制存储体片上集成结构及其方法

[发明专利]一种同步纠错流水线控制结构及其方法-CN201510617152.0有效
发明人：崔媛媛;张洵颖;裴茹霞;肖建青;赵翠华 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-09-24 - 公布日： 2017-08-08 - 主分类号： G06F11/16 文献下载
摘要：本发明一种同步纠错流水线控制结构及方法。其结构包括寄存器文件存储体和对应的校验元存储体，连接寄存器文件存储体和对应的校验元存储体输出端的逻辑运算单元，对应从寄存器文件存储体中读出的两个操作数的两个EDAC译码部件，连接在EDAC译码部件输出端的回写控制单元，根据写数据生成校验元的EDAC编码部件；EDAC译码部件包括用于检测对应源操作数是否发生了错误的检错部件，根据检错部件的结果进行纠正的纠错部件；回写控制单元根据纠错部件输出对应操作数的错误指示，纠正后的操作数和纠正后的校验元，以及逻辑运算单元输出的运算结果进行编码和输出，输出端连接寄存器文件存储体写入数据，并连接根据写数据生成校验元，写入校验元存储体的EDAC编码部件。
一种同步纠错流水线控制结构及其方法

[发明专利]一种RISC处理器的浮点处理单元集成电路及方法-CN201510309976.1有效
发明人：赵翠华;张洵颖;裴茹霞;肖建青;崔媛媛 -专利权人：中国航天科技集团公司第九研究院第七七一研究所
申请日： 2015-06-05 - 公布日： 2017-05-31 - 主分类号： G06F9/38 文献下载
摘要：本发明一种RISC处理器的浮点处理单元集成电路，包括七级的定点流水线和六级的浮点流水线，以及与门；其中集成方法包括，对处理器流水线停顿的控制管理的步骤；对浮点流水线各流水级的执行控制步骤。通过浮点流水线的对应设置，以及对定点流水线中存储器访问模块访问控制逻辑和异常处理模块对异常情况的处理逻辑的共用，使得浮点集成结构清楚，在充分利用原定点处理器逻辑的同时，对原定点流水线设计逻辑改动小，并减少了浮点流水线的控制逻辑，降低了功耗；集成方法具有通用性，实现定点和浮点流水线协同工作，共同实现定点和浮点指令执行，在一个时钟周期内完成两个源操作数的读取和一个运算结果的写入操作，且无其他特殊等待周期，效率高。
一种 risc 处理器浮点处理单元集成电路方法

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