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- [发明专利]一种基于查找表的低复杂度近似乘法器-CN201810933084.2有效
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贺雅娟;万晨雨;何进;衣溪琳;裴浩然;张波
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电子科技大学
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2018-08-16
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2023-06-02
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G06F7/523
- 一种基于查找表的低复杂度近似乘法器,属于集成电路技术领域。包括查找表存储模块和近似加法器模块,查找表存储模块包括N个存储单元分别用于存储N个系数,其中第i个存储单元存储的第i个系数为将R位乘数左移i‑1位并在低i‑1位补0形成的R+i‑1位的二进制数;N个存储单元分别由对应的N位被乘数控制,当被乘数的第i‑1位为1时将对应的第i个存储单元存储的第i个系数作为查找表存储模块的第i个输出信号输出到近似加法器模块中,当被乘数的第i‑1位为0时将0作为查找表存储模块的第i个输出信号输出到近似加法器模块中;近似加法器模块将查找表存储模块的N个输出信号相加后产生乘法器的输出信号。本发明解决了输入大位宽时存在的面积过大的问题。
- 一种基于查找复杂度近似乘法器
- [发明专利]一种零均值误差的近似4-2压缩器-CN202010279881.0有效
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贺雅娟;衣溪琳;裴浩然;朱飞宇;彭泽阳;张波
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电子科技大学
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2020-04-10
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2023-03-03
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G06F7/60
- 一种零均值误差的近似4‑2压缩器,属于集成电路技术领域。其中第一与非门的第一输入端连接第二或门的第一输入端并作为近似4‑2压缩器的第一输入端,其第二输入端连接第二或门的第二输入端并作为近似4‑2压缩器的第三输入端,其输出端连接第三与非门的第一输入端;第一异或非门的第一输入端连接第一或门的第一输入端并作为近似4‑2压缩器的第二输入端,其第二输入端连接第一或门的第二输入端并作为近似4‑2压缩器的第四输入端,其输出端连接第二与非门的第一输入端;第二与非门的第二输入端连接第二或门的输出端,其输出端连接第三与非门的第二输入端;第三与非门的输出端输出近似4‑2压缩器的伪和信号,第一或门的输出端输出近似4‑2压缩器的进位信号。
- 一种均值误差近似压缩器
- [发明专利]一种高稳定性的CORDIC算法实现电路-CN201810932029.1有效
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贺雅娟;何进;张子骥;万晨雨;衣溪琳;张波
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电子科技大学
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2018-08-16
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2022-12-02
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G06F7/548
- 一种高稳定性的CORDIC算法实现电路,属于集成电路技术领域。包括CORDIC算法运算模块和检错纠错模块,CORDIC算法运算模块包括n个级联的CORDIC运算单元,检错纠错模块包括第一寄存器组、第二寄存器组、第一加法器、比较器和选择器,第一寄存器组的输入端连接第m个CORDIC运算单元的输出端,其输出端连接第一加法器和选择器的第一输入端;第二寄存器组的输入端连接第n个CORDIC运算单元的输出端,其输出端连接第一加法器和选择器的第二输入端;比较器的输入端连接第一加法器的输出端,其输出端连接选择器的选择控制端,用于控制将选择器的第一输入端或第二输入端的输入信号作为CORDIC算法实现电路的输出信号。本发明解决了低压下的稳定性问题和容噪技术中硬件开销大的问题。
- 一种稳定性cordic算法实现电路
- [发明专利]一种近似4-2压缩器及近似乘法器-CN201811376371.4有效
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贺雅娟;裴浩然;衣溪琳;张子骥;周航;张波
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电子科技大学
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2018-11-19
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2022-11-04
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G06F7/523
- 一种近似4‑2压缩器及近似乘法器,属于集成电路技术领域。近似4‑2压缩器包括第一或门、第二或门、第三或门、第一与门、第二与门和第三与门,第一或门和第一与门的第一输入端作为近似4‑2压缩器的第一输入端,它们的第二输入端连作为近似4‑2压缩器的第二输入端,它们的输出端连接第三与门的两个输入端;第二或门和第二与门的第一输入端作为近似4‑2压缩器的第三输入端,它们的第二输入端作为近似4‑2压缩器的第四输入端;第三或门的输入端分别连接第一与门、第二与门和第三与门的输出端,其输出端作为近似4‑2压缩器的输出端。近似乘法器的近似压缩模块采用本发明提出的近似4‑2压缩器,并辅以误差矫正单元,具有高精度、低功耗和低延迟的特点。
- 一种近似压缩器乘法器
- [发明专利]一种具有高读噪声容限的SRAM存储单元电路-CN201810535778.0有效
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贺雅娟;吴晓清;张九柏;衣溪琳;钱亦端;裴浩然;张波
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电子科技大学
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2018-05-30
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2021-06-08
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G11C11/419
- 一种具有高读噪声容限的SRAM存储单元电路,属于集成电路技术领域。第一NMOS管的栅极连接第二NMOS管的栅极和字线,其漏极作为共享传输端,其源极连接第二PMOS管、第三PMOS管、第四NMOS管和第六NMOS管的栅极以及第一PMOS管和第三NMOS管的漏极;第二NMOS管的漏极连接位线,其源极连接第一PMOS管和第五NMOS管的栅极以及第三PMOS管和第六NMOS管的漏极;第二PMOS管的源极连接第一PMOS管的源极并连接电源电压,其漏极连接第三NMOS管的栅极、第三PMOS管的源极和第四NMOS管的漏极;第五NMOS管的漏极连接第三NMOS管的源极,其源极连接第四NMOS管和第六NMOS管的源极并接地。本发明具有较高的读噪声容限,能够解决半选问题,用于位交错阵列结构中可以改善存储器的软错误率问题。
- 一种具有噪声容限sram存储单元电路
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