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[发明专利]前景自动校准数据接收窗口的方法及相关装置-CN202010261348.1有效
发明人：陈世昌;余俊锜;张志伟;纪国伟;蔡福钦;林士涵;周格至 -专利权人：瑞昱半导体股份有限公司
申请日： 2020-04-03 - 公布日： 2023-09-01 - 主分类号： G11C7/22 文献下载
摘要：本申请涉及前景自动校准数据接收窗口的方法及相关装置。一种前景自动校准数据接收窗口的方法，用于一动态随机存取内存器系统，该方法包含有：从该动态随机存取内存器系统中的一动态随机存取内存器，接收一数据触发信号及数据；根据接收到的该数据触发信号，获取一数据触发信号；通过关于该数据触发信号的频率的一时间周期，产生三个时间点；于该三个时间点，分别取样数据，以产生三个取样数据；根据该三个取样数据之间的比较，判断是否调整该三个时间点的位置；以及当判断不需调整该三个时间点的位置时，根据该三个时间点的位置，设定一有效数据接收窗口。
前景自动校准数据接收窗口方法相关装置

[发明专利]存储器系统及其存储器存取界面装置-CN202110807461.X在审
发明人： 蔡福钦 -专利权人：瑞昱半导体股份有限公司
申请日： 2021-07-16 - 公布日： 2023-01-17 - 主分类号： G11C7/10 文献下载
摘要：本发明提供一种存储器存取界面装置。时钟产生电路产生参考时钟信号。伪数据选通信号产生电路接收参考时钟信号，延迟来自存储器存取控制器的读取致能信号以致能输出参考时钟信号，从而产生伪数据选通信号。真数据选通信号产生电路接收来自存储器装置的数据选通信号，延迟读取致能信号以致能输出数据选通信号，从而产生真数据选通信号。数据读取电路根据采样信号对来自存储器装置的数据信号进行采样，以产生并传送读取数据信号至存储器存取控制器。选择电路分别在单倍及双倍数据传送率模式下，选择伪数据选通信号及真数据选通信号作为采样信号。
存储器系统及其存取界面装置

[发明专利]检测电路和检测方法-CN202110756651.3在审
发明人：林士涵;余俊锜;张志伟;周格至;陈世昌;纪国伟;蔡福钦;蔡旻翰 -专利权人：瑞昱半导体股份有限公司
申请日： 2021-07-05 - 公布日： 2022-08-30 - 主分类号： G05B19/042 文献下载
摘要：本发明申请公开了一种检测电路和检测方法。检测电路适用于系统单芯片中，系统单芯片通过连接垫耦接第四代双倍数据率(DDR4)内存的警报引脚，且检测电路包括控制电路耦接连接垫。在DDR4内存进行刷新程序或者特定事件发生时，控制电路输出具有第一电压准位的测试信号到连接垫，并且判断连接垫上的电压准位是否被绑定到第二电压准位。当判断连接垫上的电压准位被绑定到第二电压准位时，控制电路输出中断信号至系统单芯片的中央处理器，且中断信号指示DDR4内存的警报引脚并非正常由DDR4内存所控制。
检测电路方法

[发明专利]内存存取接口装置-CN202010327573.0有效
发明人： 蔡福钦;余俊锜;张志伟;周格至 -专利权人：瑞昱半导体股份有限公司
申请日： 2020-04-23 - 公布日： 2021-12-03 - 主分类号： G06F13/12 文献下载
摘要：一种内存存取接口装置，包含：时钟产生电路及存取信息传输电路。时钟产生电路根据源头时钟信号产生参考时钟信号。存取信息传输电路各包含：第一及第二时钟除频电路、相位调整电路及工作周期调整电路。第一时钟除频电路对参考时钟信号除频，产生第一除频时钟信号。第二时钟除频电路对第一除频时钟信号除频，产生第二除频时钟信号。相位调整电路依据第二除频时钟信号对存取信息进行调整产生相位调整存取信息。工作周期调整电路根据第一除频时钟信号，将第一调整存取信息的工作周期调整为半周期，以产生输出存取信息存取内存装置。
内存存取接口装置

[发明专利]存储器系统及其存储器访问接口装置-CN202110368280.1在审
发明人： 蔡福钦;余俊锜;张志伟;周格至 -专利权人：瑞昱半导体股份有限公司
申请日： 2021-04-06 - 公布日： 2021-11-19 - 主分类号： G06F3/06 文献下载
摘要：本申请涉及一种存储器访问接口装置。时钟产生电路产生命令参考时钟信号。访问信号传输电路根据命令参考时钟信号调整包括外部读取使能信号及内部读取使能信号的访问信号的相位以及工作周期，以产生包括用以驱动存储设备的输出外部读取使能信号及输出内部读取使能信号的输出访问信号。数据读取电路根据取样信号对存储设备的数据信号进行取样，产生并传送读取数据信号至存储器访问控制器。多工器在单倍数据速率模式下根据输出内部读取使能信号产生取样信号，在双倍数据速率模式下根据来自被驱动的存储设备的数据选通信号产生取样信号。
存储器系统及其访问接口装置

[发明专利]存储器系统及其存储器访问接口装置-CN202110368283.5在审
发明人： 蔡福钦;余俊锜;张志伟;周格至;纪国伟;陈世昌;林士涵;蔡旻翰 -专利权人：瑞昱半导体股份有限公司
申请日： 2021-04-06 - 公布日： 2021-11-05 - 主分类号： G06F3/06 文献下载
摘要：本申请涉及一种存储器访问接口装置。时钟产生电路产生参考时钟信号。双倍数据速率访问信号传输电路分别在双倍数据速率模式中，根据双倍数据速率参考时钟信号，调整双倍数据速率访问信号的相位及工作周期，产生输出访问信号访问存储设备。数据信号传输电路在单倍数据速率模式中，根据命令与地址参考时钟信号，对单倍数据速率数据信号施加最小延迟，产生输出单倍数据速率数据信号访问存储设备。命令与地址信号传输电路在双倍或单倍数据速率模式中，根据命令与地址参考时钟信号，对命令与地址信号施加可调整延迟，产生输出命令及地址信号访问存储设备。
存储器系统及其访问接口装置

[发明专利]内存信号相位差校正电路与方法-CN201910936178.X有效
发明人：余俊锜;蔡福钦;林士涵;张志伟;周格至 -专利权人：瑞昱半导体股份有限公司
申请日： 2019-09-29 - 公布日： 2021-08-20 - 主分类号： G11C11/4063 文献下载
摘要：本公开涉及内存信号相位差校正电路与方法。一种内存信号相位差校正电路包含：多相位频率产生器提供多个频率，以使DDR SDRAM物理层电路据以产生数据输入/输出信号与数据选通信号用于访问储存电路；校正控制电路依据相位差调整范围输出相位控制信号以调整目标信号的相位，并输出校正控制信号；访问控制电路依据该校正控制信号令代表默认数据的储存数据从该储存电路被读出；比较电路比较该默认数据与该储存数据以输出比较结果，该校正控制电路再依据该比较结果决定是否缩小该相位差调整范围；以及相位控制器依据该相位控制信号输出频率控制信号，以设定该多个频率的目标频率的相位，该DDR SDRAM物理层电路依据该目标频率产生该目标信号。
内存信号相位差校正电路方法

[发明专利]DDR SDRAM信号校准装置与方法-CN202011261107.3在审
发明人：余俊锜;蔡福钦;张志伟;周格至 -专利权人：瑞昱半导体股份有限公司
申请日： 2020-11-12 - 公布日： 2021-05-14 - 主分类号： G11C11/406 文献下载
摘要：本发明公开了一种信号校准装置及方法，能够因应电压及/或温度的变化。该校准装置包含：一致能信号设定电路，用来产生数据选通(Data Strobe,DQS)致能设定；一信号垫，用来输出一数据选通信号；一信号闸控电路，耦接该致能信号设定电路与该信号垫，用来依据该数据选通致能设定产生一数据选通致能设定信号以及一数据选通致能信号，再依据该数据选通致能信号与该数据选通信号输出一闸控数据选通信号；以及一校准电路，耦接该致能信号设定电路，用来依据该数据选通致能信号与该数据选通信号的至少其中之一及该数据选通致能设定信号输出一校正信号，以供该致能信号设定电路依据该校正信号维持或调整该数据选通致能设定。
ddr sdram 信号校准装置方法

[发明专利]存储器控制器以及存储器数据接收方法-CN202010460485.8在审
发明人：纪国伟;余俊锜;张志伟;周格至;陈世昌;蔡福钦;林士涵;蔡旻翰 -专利权人：瑞昱半导体股份有限公司
申请日： 2020-05-27 - 公布日： 2021-03-19 - 主分类号： G11C7/22 文献下载
摘要：一种存储器控制器以及存储器数据接收方法，所述存储器控制器包含：一延迟电路，用以使用一第一延迟值以及一第二延迟值来分别延迟取样时钟信号来产生一第一和一第二延迟取样时钟信号；一取样电路，使用第一延迟取样时钟信号的一第一边缘来取样数据信号以产生一第一取样值，并使用第二延迟取样时钟信号的一第二边缘来取样数据信号以产生一第二取样值；以及一校正电路，用以基于第一取样值和第二取样值和根据第一延迟值产生一取样延迟值。其中延迟电路使用取样延迟值产生一调整后取样时钟信号，且取样电路以调整后取样时钟信号取样该数据信号。
存储器控制器以及数据接收方法

[发明专利]存储器系统及其存储器实体接口电路-CN201510242156.5有效
发明人：余俊锜;张志伟;周格至;蔡福钦;陈世昌 -专利权人：瑞昱半导体股份有限公司
申请日： 2015-05-13 - 公布日： 2019-10-25 - 主分类号： G06F13/16 文献下载
摘要：一种存储器系统及其存储器实体接口电路，所述存储器实体接口电路电性连接于存储器控制器以及存储器装置间。存储器实体接口电路包含：时钟产生模块及多个先进先出模块。时钟产生模块产生参考时钟信号以及多个输出相关时钟信号，其中参考时钟信号传送至存储器装置。先进先出模块根据写入相关时钟信号写入存储器控制器传送的输入信息，以及根据输出相关时钟信号其中之一读取输入信息以产生输出信号，并传送至存储器装置，以对存储器装置进行操作，其中写入相关时钟信号根据输出相关时钟信号其中之一分频产生。
存储器系统及其实体接口电路

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